Verilog中的!和~

2024-06-03 13:51:31

“!”表示逻辑取反，“~”表示按位取反

当面对位宽为1时:两个操作符的作用相同。

当位宽不为1时:

“~”会将变量的各个位依次取反如：a[3:0] ={1,0,0,1} ， ~a ={0,1,1,0};

“!”会将变量作为一个值去做处理，非0为1：a[3:0] ={1,0,0,1} ，a=5，!a=0。a[3:0] ={0,0,0,0} ，a=0，!a=1

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