HyperLynx（三十二）高速串行总线仿真（四）
高速串行总线仿真（四）
在上节的基础上
1.通过导出到LineSim验证一个串行通道
2.快速眼图仿真
3.高速串行总线设计注意事项
1.通过导出到LineSim验证一个串行通道
接下来，将导出网络到LineSim，并为电容分配SPICE模型。然后，将添加封装和串行电容模型，进一步对不同的终端方案进行假设分析。
(1)选择“Export” →“Net To”→“Free Form Schematic”，打开如图所示对话框。
(2)使能“Expont coupled segments”选项，如图所示，单击“Export”按钮。
注意到，驱动引脚没有导出为差分缓冲器，但接收端引脚是差分缓冲器。这是由于SPICE模型被分配到了驱动端，而以[diff pin]为关键词的IBIS模型分配到了接收端。因此知道接收端是一个差分接收器。同时也注意到S参数连接器模型也被导出为一个封装/连接器符号。
(3)删除C3_B00和C4_B00符号(记得之前在多板工程中已经将它们改为电阻)。
(4)用已经分配cap0402.sp的封装和连接器模型替代它们。
①在电路图中放置封装连接器符号非。
②双击符号。
③选择“cap0402.sp”模型，如图所示。
④设置端口 2的可见性为“right”。
⑤单击“OK”按钮。
⑥复制和粘贴符号。
⑦在 C3和 C4 的地方连接每个电容。
接下来，将为驱动器和接收器添加封装模型。
(5)在电路图中添加模型为 V4_TXRX_simp_pkg_model.s4p 的连接器和封装符号。
①使用工具条按钮放置封装连接器模型。
②双击该模型。
③筛选模型类型区域为“Touchstone models”。
④在库列表中选择“V4_TXRX_simp_pkg_model.s4p”，如图所示。
⑤设置端口1和端口2的边缘在左侧。
⑥设置端口3和端口4的边缘在右侧。
⑦单击“OK”按钮。
⑧由于需要两个驱动和接收器，所以需要复制和粘贴符号。
(6)为驱动端添加一个符号。
①删除驱动器和传输线之间的蓝色线。
②拖曳其中一个符号将其放在驱动器和传输线之间。
③将相对应的连接起来，完成的驱动端的耦合电路如图所示。
(7)在为接收器分配其他端口之前，改变端口的方向。
①双击其他没有连接的符号。
②改变端口1和端口2连接边缘为右侧，端口3和端口4连接到左侧，然后单击“OK”按钮。
(8)重复上述步骤，为差分接收器添加符号(不要忘记连接终端电阻)。
接收端的耦合电路如图所示。
(9)打开示波器，使能“Eye Diagram”选项。
(10)选择差分探针 U40_B03 的 A30/A29，如图所示。
(11)在以下参数设置下进行仿真，仿真结果如图所示。
Sequence: PRBS
Bit Order:7
Bit Interval:0.4ns
Sequence Repetitions:1
Skip First:10
Show:1eye
可以看到，眼图看起来比在多板工程中没有封装和串联电容时的要差。
接下来，将试图通过移动终端使其更加靠近接收器来改善眼图。
(12)移动50ohms的电阻到端口3和端口4
①切断接收器上电阻的连接。
②连接端口3和端口4到传输线。
③重新连接电阻到端口1和端口2，如图所示。
(13)重新仿真眼图，如图所示。
(14)测量眼图参数，如图所示。
可以看到，通过在终端放置合适的端接，眼图有了明显改善。
(15)保存电路图，关闭 LineSim。
2.快速眼图仿真
在下面的练习中，在多板工程中将以同样的通道进行快速眼图仿真。
(1)激活打开的 Entire_System.pjh多板工程，如图所示。
(2) 选择“Simulate SERDES”→“Run Fast -Channel Analysis”，打开生成快速眼图向导，如图所示。
在向导中，注意到工具栏信息提示将会解释和描述各个选项，通读它们可以了解所要选择的选项。
(3)单击“Next”按钮，进入如图 所示界面。
(4)选择“New”选项，单击“Next”按钮，打开如图所示界面。
(5) 选择“Perform FastEye analysis and optionally generate worst -case sequence”选项，
单击“Next”按钮，打开如图所示界面。
(6)在“U40_B03.A30/U40_B03.A29”设置探针引脚，单击“Next”按钮。
(7)保留“Bit pattern”为“Worst -case PRBS”，改变“Bit interval”为 0.4ns，如图所示，单击“Next”按钮。
(8)跳到添加抖动界面，保留默认设置，如图所示。
(9)单击“Next”按钮进入“Add Pre -Emphasis/DFE”页面，如图所示。
(10)单击“Next”按钮，如图 所示，在这个页面保持默认设置“Complexpole fitting”选项被选中。单击“Next”按钮。
(11)保持默认设置，单击“Save and Run”按钮，进入查看分析结果界面，如图所示。
(12)在仿真对话框中单击“OK”按钮，仿真的快速眼图应该与图所示相似。
眼密度曲线
快速眼图
如图所看到的，快速眼图是在最短的时间里得到的最差的眼图。眼宽和眼高都是自动测量得到的，记录在快速眼图查看器的左下角。图为眼密度曲线。快速眼图统计轮廓表现了信号在任何时候任何点上的采样相对应比特误码率(BER)。
如图所示为浴盆曲线，是统计数据的另一个视图。
浴盆曲线通过误码率报告帮助我们识别有效的数据采样位置。浴盆曲线通过提供每个采样位置失败的可能性来指出采样部位的信号质量。
3.高速串行总线设计注意事项
不管是哪一种高速串行总线，在原理方案设计和 PCB 设计上都有一些相同的点，特别是在物理层上存在很多共性。归纳起来，在设计时工程师应注意以下几点。
●尽量采用的差分信号传输，这样有利于提供良好抗干扰能力。
●尽量采用8b/10b、64b/66b、128b/130b 等编码方式;编码后传输有利于减小电磁干扰，改善信号完整性。
●高速串行总线一般具有扩频时钟功能，这样在高频传输时，可以减小时钟的电磁干扰问题。
●在 PCB 设计时，一般情况下，建议以地作为参考平面。
●在没有特别要求时，传输线尽量短。
●高速串行总线差分对内需要等长。
●在没有特别要求的情况下，高速串行总线对与对之间不需要做等长匹配。
●在 PCB 设计链路上，尽量保证阻抗一致性;尽量保证不跨平面分割。
●在 PCB布线时，在传输线上尽量少用过孔。
●传输线通过过孔换层到不同参考层的信号层时，在信号过孔附近增加地过孔。
有一些高速串行总线由于芯片平台的设计，还有其他特殊的要求，如编者之前使用过Intel某平台的芯片，要求在 PCB布线时 PCIE laneO 和 Lanel差分对间等长，等长范围1inch。这就需要工程师在设计时仔细阅读芯片资料，而不仅根据 PCIE 规范或者经验给出设计规则。
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