1 指标和性能

1.1 静态指标

1.2 动态指标

2 考虑的问题和架构的选择

2.1 问题

2.1 架构选择

3 总体架构

3.1 架构描述

3.2总结

4 电路描述

此为本人学习ADC系列的文章，欢迎指导和讨论。不用作商业用途

55mW，10-bit，40-Ms/s奈奎斯特率CMOS ADC

1 指标和性能

是一个可以采样输入频率为100 MHz以上的低功率10位转换器。

工艺：double-poly,triple-metal 0.35μm CMOS。

架构：pipelined ADC 流水线架构

1.1 静态指标

在40 MHz采样时DNL:±0.3 LSB, INL: ±0.75 LSB。奈奎斯特率fin=fs/2=20 MHz。

1.2 动态指标

考虑噪声和失真的情况下，输入fin=20M，ENOB=9.55。

SFDR（Spurious-Free Dynamic range）：大于72dB。无杂散动态范围，SFDR提高，则噪声水平下降，灵敏度提高。衡量线性度。

THD：小于-70dB。运放的总谐波失真。是指用信号源输入系统到时，输出信号比输入信号多出的额外谐波成分。

注意：两个动态性能性能是在不使用专用的输入采样/保持放大器（SHA）的情况下，通过在第一管道阶段内分配采样操作来实现的。

2 考虑的问题和架构的选择

2.1 问题

（1）低噪声与芯片面积、低功率与高速运行的矛盾。

（2）设计需求首要是低功耗CMOS奈奎斯特率。良好的线性度和低噪声，以便转换器在40 msames/s采样时，对于远远超过奈奎斯特的输入频率表现出真正的10位性能（超过9 ENOB）。高集成度和面积之间的矛盾。

2.1 架构选择

（1）Flash模拟数字转换器（flash ADC）：高速低精度。×

（2）Successive approximaTIon ADC：低速高精度。×

（3）folding and/or interpolating (averaging) topologies折叠/插值ADC: 低功率，主要是由于插值和低延迟（从输入到输出的延迟）。动态性能低，并且基于最新发表的结果，双极技术BJT更适合实现。CMOS难以实现。可能成本过高。

（4）pipelined ADC子例程量化器：以牺牲转换延迟为代价而更高效，极端下使用更少的stage或两步架构来增加功耗减少延迟。首先，进行粗略的转换。第二步，用数模转换器(DAC)确定输入信号的差异。然后将这个差异转换为更细的值，并在最后一步中合并结果。结合SAR ADC和Flash adc的优点，该类型具有速度快、分辨率高、模具尺寸小等优点。

3 总体架构

3.1 架构描述

图1 一个10位的ADC管道架构，stage1为3 bit，stage2-7为1.5 bit和一个在后端的3位闪存

（1）Stage 1对输入进行采样，并生成残差进入到Stage 2。

不设置输入SHA。原因：在前端SHA的失真和噪声限制pipelined ADC的动态性能。这意味着SHA中有大量的功耗，没有可以节省功耗。只在Stage 1设置一个采样操作。

图2 第1阶段和第2-8阶段的残基转移函数

具体步骤：首先增益/数模转换器（MDAC）和第一级内的Flash ADC中的比较器直接对输入电压进行采样。然后MDAC生成并保存下一阶段的残基。虽然这将导致孔径误差，特别是在输入端存在高频信号的情况下，但通过匹配该参数，可以获得良好的动态性能在MDAC和比较器的拓扑结构和时间常数方面的采样网络。没有专门的SHA所付出的代价是在第一阶段的操作和比较器上花费更多的电力，总体功耗显著降低。所有的pipelined ADC Stage都是1.5b (1bit位解决）

图 2显示了发送到数字的级输出位对齐和校正逻辑。第一阶段生成一个额外的位基于额外的比较器，以发出超量程情况的信号。如前所述，转换器的最后阶段是3位Flash，其最高有效位对应10位转换器的最低有效位。闪存的两个最低有效位仅用于测试参考输入的ADC的噪声（它们提高了接地输入噪声测量分辨率）。最终生成10 bit输出代码五时钟周期延迟。

Flash为3 bit，最后输出10 bit。

3.2总结

在一个给定的CMOS技术中，减少电源供应并不一定会降低一个电路的主要的功耗。使用更精细的几何CMOS技术（如0.35 μm）可能有助于实现特定的输入电压范围。

4 电路描述

4.1 采样保持电路SHA

图3 传统的SHA电路架构

4.1.1 作用和功能

为了捕获高频输入信号，大多数转换器，包括Pipelined ADC，都会使用前端SHA。
提供电压增益。然后，可以推断，采样/增益操作可以通过添加适当的“参考”电容器来实现构建MDAC ，这将有助于执行DAC功能。

4.1.2 原理

输入电压在轨道相位φ1p结束时在电容器Cin上进行采样。在保持阶段相位φ1，电荷从Cin被转移到反馈电容器Cf，输出为Vout=Vin*Cin/Cf。

4.2 MDAC模块和比较器采样模块

图4.在第一阶段内的MDAC块和flash比较器的输入采样网络。

4.2.1 描述

为简单起见，只表示了一个单端版本，尽管其实现是完全不同的。MDAC运放和交换网络显示在八个flash ADC中的一个，两个电容器并被充电并跟踪输入电压。在φ1p阶段，电容器Cin和Cinf1-8都充电并跟踪输入电压。当开关SWG在φ1p下降的边缘打开时，就会在MDAC中的进行采样操作。该采集过程是相对于共模电压Vcml而不是在运放器周围采集的。这并不需要取消运放偏移，但也不需要运放在统一增益反馈中保持稳定。对于大多数应用程序来说，这个转换器输入处的偏移不是问题。为什么？flash比较器内部的采样操作发生在相同的下降边缘φ1p上。此时，比较器的前置放大器也被自动归零，如图所示。需要单独的参考电容（Cr1-8在MDAC，Crf1-8在flash中），以适应输入的共模式范围。

4.2.2 总结

由于没有专用的SHA，这种操作模式要求比较器和MDAC运放更高。比较器需要更快，而不花费太多时间远离MDAC的放大阶段。MDAC的运算放大器需要更快，因为flash的延迟减少了MDAC的放大阶段。所有这些都意味着stage1具有更多的功耗。然而，由于没有专用的SHA而节省了电力，远远弥补了这一增长。由于分布式采样操作的另一个缺点是需要单独的参考电容器，这会产生噪声。它们还有助于在放大阶段减少MDAC运放器的反馈因子。

4.3 MDAC和flash比较器的匹配输入网络

图5. MDAC和flash比较器的匹配输入网络。

4.3.1 描述和计算

为了避免孔径误差，运放器OPA和flash比较器的采样网络需要提供相对于输入相同的时间常数。如图5所示。所要满足的条件是：

其中，Cin和Cinf分别为MDAC和flash比较器的输入电容。Cpart1和Cpart2是总连接点上的寄生电容。RSWG是MDAC中g开关的接通电阻，gm是比较器前置放大器的跨导率。

4.3.2 匹配误差校正/电压误差

由于和都是基于相似的NMOS器件，对采样网络的大致匹配是可能的（由于短通道和器件输出阻抗和Vgs的差异和二阶效应，精确匹配困难）。影响匹配的因素假设在输入处有一个全尺度的正弦波，最大斜率在原点。时间常数的不匹配会导致电压误差。

这个误差需要小于第一个pipeline stage的校正范围，也就是说因为在stage1中的flash ADC内包含8个比较器（也可以在图2中的传递函数上观察到校正范围）。由于用于控制采样的定时信号是在唯一的模块内产生的，因此全局定时抖动会影响整个转换器噪音等级，但不是来自(2)。设计的输入采样网络使最大输入频率fin·τ< 0.1。所有这些都转化为时间常数误差的条件：

（3）

即使在时间常数上的不匹配率为20%，转换器仍然会生成正确的数据。

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2.1 架构选择

3 总体架构

3.1 架构描述

3.2总结

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4.1 采样保持电路SHA

4.1.1 作用和功能

4.1.2 原理

4.2 MDAC模块和比较器采样模块

4.2.1 描述

4.2.2 总结

4.3 MDAC和flash比较器的匹配输入网络

4.3.1 描述和计算

4.3.2 匹配误差校正/电压误差

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