DDS发生器的verilog实现（三）

前面讲解了正弦波发生器和DDS基础知识，这篇文章主要讲解如何在fpga上实现DDS发生器，同时对上一篇的文章进行补充。

确定频率控制字的DDS发生器

首先对初始条件做一假设：相位累加寄存器的位宽为n=32位，用来存储离散正弦波的RAM规格为256*8bit，使用的采样频率fc=50Mhz,要求DDS输出波形的频率为f0=1Mhz。则可以通过前面的公式f0 = fc * M / 2^n，可以计算出频率控制字M = 85899345，直接在正弦波发生器的代码上进行修改即可：

module ex_dds(input  wire            clk,   //50Mhzinput     wire            rst_n,output    wire    [7:0]   o_wave
);parameter FRQ_W = 32'd85899346;//频率控制字M，现在要求目标频率为1Mhz，相位累加器为32位，所以M=85899346；
reg     [31:0]  phase_sum;
wire    [7:0]   addr;//相位累加器
always @(posedge clk)beginif(!rst_n)phase_sum <= 32'd0;else phase_sum <= phase_sum + FRQ_W;
endassign addr = phase_sum[31:24];sp_ram_256x8 sp_ram_256x8_inst (.clka(clk), // input clka.wea(1'b0), // input [0 : 0] wea.addra(addr), // input [7 : 0] addra.dina(8'd0), // input [7 : 0] dina.douta(o_wave) // output [7 : 0] douta
);endmodule

注：在这里我们使用的离散正弦波和RAM IP核仍然是正弦波发生器部分的。

在modelsim中进行仿真，可以看到一个周期刚好1us：

频率控制字变化的DDS发生器

在很多地方，我们可能需要使用不同频率的输出波形，比如在FSK调制等地方，对信号进行调制时，使用的不是单一频率的波形，而是使用不同频率的波形对信号进行调制。此时，我们就需要DDS发生器输出的波形频率按照我们的需求变化，而不是一个确定的频率。因为频率控制字控制着DDS 所输出的正弦波的频率。因此，我们可以通过改变频率控制字的大小来改变输出波形的频率。

我们仍然在上面代码的基础上进行修改，每隔100个时钟周期改变一次输出波形的频率：

module ex_dds2(input wire            clk,    //50Mhzinput    wire            rst_n,output    wire    [7:0]   o_wave
);parameter FRQ_W = 32'd85899346;     //频率控制字M初始值，现在要求目标频率为1Mhz，相位累加器为32位
parameter   FRQ_ADD = 32'd85899346/2; //每次给频率控制字增加的量（自己根据需求设置）
reg     [31:0]  phase_sum;            //相位累加器
wire    [7:0]   addr;
reg     [31:0]  frq_word;             //变化的频率控制字
reg     [6:0]   div_cnt;
reg             div_flag;//分频器
always @(posedge clk)beginif(!rst_n)div_cnt <= 7'd0;else beginif(div_cnt == 7'd99)div_cnt <= 7'd0;else div_cnt <= div_cnt + 1'b1;end
end
always @(posedge clk)beginif(!rst_n)div_flag <= 1'b0;else beginif(div_cnt == 7'd99)div_flag <= 1'b1;else div_flag <= 1'b0;end
endalways @(posedge clk)beginif(!rst_n)frq_word <= FRQ_W;else if(div_flag)frq_word <= frq_word + FRQ_ADD;
end//相位累加器
always @(posedge clk)beginif(!rst_n)phase_sum <= 32'd0;else phase_sum <= phase_sum + frq_word;
endassign addr = phase_sum[31:24];sp_ram_256x8 sp_ram_256x8_inst (.clka(clk), // input clka.wea(1'b0), // input [0 : 0] wea.addra(addr), // input [7 : 0] addra.dina(8'd0), // input [7 : 0] dina.douta(o_wave) // output [7 : 0] douta
);endmodule

在modelsim中进行仿真：

我们只关注div_flag信号和o_wave信号。可以看到，div_flag每来一个高脉冲，o_wave的频率就会改变一次。

初始相位控制字

在前面的所有讨论中，都没有提及初始相位控制字，因为在前面的实现中，采用的初始相位都是0，即phase <= 32'd0，也可以通过仿真图看到o_wave波形都是从相位为零的位置开始输出。那么，当需要波形从相位为90度、180度等任意位置输出时该如何实现呢？

上面的框图就是带有初始相位控制字的DDS结构图。先对初始相位控制字、相位累加寄存器和RAM中存储的正弦波的关系进行理解。RAM中存储的是一个周期的正弦波，又因为正弦波就是一个圆周运动在一条直线上的投影，在这里引入一个动图便于理解：

所以我们将正弦波对应到一个圆上，因为相位累加器为32位，可以理解为将圆周等分成了2^32，从0到2³²-1，当在开始的时候，我们给相位累加器加上初始值0，正弦波就从相位为0的位置开始输出。因此当我们在开始时给相位累加器加上任意值，就可以让波形从任意相位开始输出。在开始时给相位累加器加的初始值就是这里的初始相位控制字。假设我们此时想让正弦波从相位为π的位置输出，对应到圆上，就是圆的180度的位置，此时是圆的相位的中间位置，因为相位累加器的位数决定了圆周等分的个数。如果将圆等分为2³²份，则180度对应的就是0到2³²-1的中间值，所以设置初始相位控制字为2^32/2 = 2^31；如果想让波形从相位为90度的位置开始输出，则对应的就是圆的相位的四分之一的位置，也就是0到2³²-1的四分之一的位置，可以设置初始相位累加器的值为2^32/4 = 2^30；其他位置计算方法相同。

下面用verilog实现带有初始相位控制字的DDS，继续在上面的代码上进行修改：

module ex_dds3(input wire            clk,            //50Mhzinput    wire            rst_n,output    wire    [7:0]   o_wave
);parameter FRQ_W       = 32'd85899346;     //频率控制字M，现在要求目标频率为1Mhz，相位累加器为32位，
parameter   FRQ_ADD     = 32'd85899346/2;   //每次给频率控制字增加的量（自己根据需求设置）
parameter   INIT_PHASE   = 32'd2147483648;   //初始相位，180度
//parameter     INIT_PHASE = 32'd1073741824;//初始相位，90度
reg     [31:0]  phase_sum;
wire    [7:0]   addr;
reg     [31:0]  frq_word;                    //变化的频率控制字
reg     [6:0]   div_cnt;
reg             div_flag;//分频器
always @(posedge clk)beginif(!rst_n)div_cnt <= 7'd0;else beginif(div_cnt == 7'd99)div_cnt <= 7'd0;else div_cnt <= div_cnt + 1'b1;end
end
always @(posedge clk)beginif(!rst_n)div_flag <= 1'b0;else beginif(div_cnt == 7'd99)div_flag <= 1'b1;else div_flag <= 1'b0;end
endalways @(posedge clk)beginif(!rst_n)frq_word <= FRQ_W;else if(div_flag)frq_word <= frq_word + FRQ_ADD;
end//相位累加器
always @(posedge clk)beginif(!rst_n)phase_sum <= INIT_PHASE;else phase_sum <= phase_sum + frq_word;
endassign addr = phase_sum[31:24];sp_ram_256x8 sp_ram_256x8_inst (.clka(clk), // input clka.wea(1'b0), // input [0 : 0] wea.addra(addr), // input [7 : 0] addra.dina(8'd0), // input [7 : 0] dina.douta(o_wave) // output [7 : 0] douta
);endmodule

在modelsim中进行仿真：

从图中可以看到输出波形o_wave初始相位发生了180度的翻转，

当INIT_PHASE = 32'd1073741824时，输出波形的相位从90度开始：