[转+个人整理]从D触发器的逻辑结构说明建立时间和保持时间

原文 http://www.cnblogs.com/surpassal/archive/2012/10/26/D_FlipFlop.html

D触发器门级电路结构

　　CP=0时，G3和G4关闭，而由于Q3=‘1’且Q4=‘1’，G5和G6打开。这时，D端的变化在经过G5和G6两个与非门的延迟Tsu之后才传输到Q5和Q6端，这段时间Tsu就是建立时间。

　　从CP=0跳至CP=1的时刻开始，Q5和Q6要经过G3和G4两个与非门的延迟Thd才能传递到Q3和Q4，从而改变Q3和Q4的值，而这段时间称为保持时间，期间Q3和Q4始终为‘1’；如果D输入信号在CP跳变为'1'时刻之后Thd时间内发生跳变，因为此时Q3和Q4还没发生变化，均为’1’，G5和G6打开，Q5和Q6的状态将会发生跳变，末端SR锁存器的输出Q也发生跳变，造成错误的锁存值。（这里会有一个疑问，当CP跳变时刻之后Thd时间内，D的变化还没传递到Q5和Q6呢，这个时候Q5和Q6未变化，锁存的是正确的值啊。注意，我们分析的是最坏的情况，做最坏的打算。）

转载于:https://www.cnblogs.com/exirrl/p/3985147.html

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