本文从高速数据传输的需求出发，对高速串行LVDS（Low Voltage Differential Signaling，低压差分信号）接口电路进行研究，重点对其传输方式进行了研究分析。基于SER/DES（Serial/Deserializer，串行/解串器）设计构架下，提出了高速自同步串行传输系统的实现方法。

0 引言

随着信息技术的日新月异，传统的I/O接口无法满足越来越大的数据处理任务。相对于串行传输技术，采取并行传输技术，提高通道数量就能提高数据传输数率，但是会增加很多成本。而且，并行传输技术中存在的同步时钟问题更是一个大的麻烦，如果解决不好就无法满足高速数据的传输任务。基于此种情况，在高速数据传输任务中，串行传输占据了越来越重要的地位。

为了满足高速数据传输要求，目前出现了多种低电压的信号标准，包括ECL（射级耦合逻辑）、PECL（正电压发射级耦合逻辑）、LVPECL（低电压正发射级耦合逻辑）、LVDS（低压差分信号）、BLVDS（总线型低压差分信号）、MLVDS（多点型低压差分信号）、CML（电流模式逻辑）等电路接口标准。

目前，高速率数据接口传输中，串行低压差分信号由于其多方面的优势从而被广泛地采用［1］。在众多的高速率数据串行传输接口标准中，广泛应用的主要是LVPECL、LVDS和CML三种，它们在不同的共模差模水平和不同的速率方面存在着各自的优势［2］。

其中LVDS最初由美国国家半导体公司（National Semiconductor）提出，后来在IEEE1596.3-1996得以定义，而CML和LVPEC则没有统一的标准化的定义，所以各个厂商分别采用了不同的实现方案和不同的性能参数

1 LVDS的电气标准

LVDS作为高速通信传输领域最常用的差分信号接口标准之一，由国际化标准组织进行了限定和规范。主要在两个标准中作出了规定，分别为ANSI/TIA/EIA-644-1995和IEEE1596.3-1996，表1［4］显示了标准中规定的驱动器和接收器的直流电平规范。

2 高速通信传输系统原理

系统之间的通信是信号通过电流或者电压的数值进行的数据流的传输。在统一的时钟系统中，所进行的传输过程，即称之为同步。缺乏同步时钟的数据会造成数据的高误码率和丢失，芯片内部存在片内时钟，能够保证良好的同步性，但发送系统和接送系统之间的同步操作是我们设计传输系统所需要重点考虑的。

3 并行传输系统

在最初低速单通道（如200Mbps以下）应用系统之间广泛使用的传输数据的方式就是将数据通过发送系统的输出接口传输至接收系统的输入接口。而同步时钟是采用全局时钟源，同时连接着发送系统和接收系统，这就是并行数据传输系统。如图1所示。

其缺点一为需要多个并行I/O管脚进行传输，而I/O管脚的集成成本较高；
缺点二为信道传输中所存在的延时和噪声造成接收端接收到的时钟和数据间存在时序差异，对所需的建立时间、保持时间的要求无法满足，使并行通信无法正常有效进行。

为了减少I/O管脚，我们采取串行化的方法，把N比特的数据在M条信号通道上传输。但是代价就是接口部分时钟和数据的传输速率也大大地增加，需要使用锁相环模块对源时钟进行倍频操作。

4 高速源同步串行传输系统

面对时钟和数据流之间时序的差异，只有在相同延时和干扰环境下，将数据流和时钟一起传输，并且在串行数据通路上增加一个高速的时钟，这样的话源时钟的延时与数据传输通路上的延时之间的差别才会越来越小，而且时钟对齐也更加地容易，其主要结构如图2所示。

在图2所示系统中，我们采用一个倍频过的时钟信号作为高速时钟，它的速率要比全局时钟的频率要高N/M倍，接收系统采用这个倍频过的高速时钟信号对传输的数据流进行恢复。

由于在发送端和接收端同时采用了串行化的倍频过的时钟信号，时钟的分布延时可以使接收器顺利同步操作，对于数据的恢复十分有利。

但是倍频过的时钟和数据传输通路由于不同的温度等客观条件，延时会有一定程度的差别，这个差别会一定程度地影响接收端的同步。

在接收端收到的倍频过的高速时钟信号可以通过锁相环的方法进行转换，使其变成本地时钟，对于一般的高速通信，这种在接收端和发送端之间存在统一的源时钟的结构可以满足其需求。

我们称这种结构为源同步并行传输系统。

源同步并行传输系统由于时钟信号和传输的数据是通过不同的信道进行传输，导致不同通道存在不同的延时，这样对于接收端的时序会存在一些问题。

为了解决这些问题，我们采用了差分信号传输技术和多通道传输技术。差分信号传输技术大大降低了环境的共模干扰，而多通道传输技术可以对传输速率有着不小的提升，但是这种结构的固有缺陷并不能完全解决。

5 高速自同步串行传输系统

在更高速率（Gbps级别）的传输要求下，把时钟传输通道和数据传输通道合并的方法，称之为自同步技术［3］。在接收端我们通过对接收到的时钟数据进行恢复，同时恢复出并行数据和时钟，其结构图如图3所示。

图3所示采用的基本结构就是高速率传输下的串行器/解串器（SER/DES）系统。将源时钟通过锁相环系统，进行倍频，产生高速时钟，并对并行数据进行串行化处理，然后再通过驱动器输出LVDS信号；接收端将接收到的LVDS信号传送给数据时钟恢复电路，分别得到并行形式输出的数据及其同步时钟。

自同步系统重要的一环就是对并行数据串化，我们采用高速率传输串行器/解串器系统原理，将源时钟通过锁相环系统，产生高速时钟，然后通过驱动器输出LVDS信号，接收端将接收到的LVDS信号通过电平转化之后，传送给数据时钟恢复电路，得到了数据（并行格式）及其同步时钟。

6 结论

本系统可以方便快捷地接收由数据发送系统传输的LVDS信号，通过恢复电路，得到了并行数据和同步时钟，能够正常地完成高速串行数据的接收任务。

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