Verilog-黑金-扫盲文笔记
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要掌握 Verilog HDL 语言就是“掌握 Verilog HDL语言的思想”。即建模和时序
建模是 Verilog HDL 语言的结构或者说是它的地基，然而时序是所有模块的活动记录。
当我们建模的时候“解读能力”的优先级往往都高过“内容精简性”
如果读者要实现串口，就要自行建立串口硬件模块。首先需要明白串口的操作原理，然后根据需要自定义和修改原理的发生。最后还要考虑这个串口硬件模块如何被控制？是否独立化它（见接口建模）？这些就是建模思路。
把每一个时钟中的模块活动记录都链接起来的话，就会形成俗称的“波形图”
发生在 Verilog HDL 语言身上的时序是“理想”的，是不存在任何瑕疵
如果读者无法很好掌握“时序”的概念，仿真会非常不好使的
其他
“基于仿顺序操作想法”
单文件主义其实就是要注重模块划分
只要 FPGA 的逻辑资源允许的话，读者要在一个时钟内完成 1 万个 1 亿个操作都没有问题。这个事实也暴露了 Verilog HDL 语言是有并行的性质
当读者使用 * / 和 % 的数学运算符的时候，笔者请你们再三的三思（九思？呵呵！），因为使用它们的代价很大。如果读者所使用的 FPGA 有内嵌硬件乘法器又或者除法器的话，那么这些乘法器和除法器就会被消耗。相反的，如果读者说使用的 FPGA 是没有包含这些东西的话，资源逻辑的消耗是很大的，一般上，如果是为了求出 *2 *4 *8 *16 又或者 /2 /4 /8 /16 笔者建议使用位操作的运算符，亦即 << 和 >> ，它们也可以求出同样的结果。如果想要求出的结果是不在 2N 范围之内的话，读者还是求与其他的方法 … 只有在用尽办法的时候才使用它们。至于 %的数学运算符，它真的是一个罪恶，没有可以替代的第三方法 …
资料夹
黑金博客园首页（好像有地址变动所以很多链接无效，有需求再说吧，看的脑壳疼）
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