实验三数字加法器的设计【Verilog】

前言
实验三数字加法器的设计
- 1.用VerilogHDL语言设计实现4位串行数字加法器和4位并行加法器，在ModelSim上仿真实现。
- - 4位串行进位的全加器
  - tb
  - 仿真结果
  - 4位并行进位的全加器
  - tb
  - 仿真结果
- 2.生成FPGA设计文件，下载到Sword实验系统上验证电路功能。
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以下内容源自Verilog实验
仅供学习交流使用

实验三数字加法器的设计

1.用VerilogHDL语言设计实现4位串行数字加法器和4位并行加法器，在ModelSim上仿真实现。

4位串行进位的全加器

module Fbs_add(input[3:0] Ra,input[3:0] Rb,input Cin,output reg[3:0] sum,output reg cout);reg [4:0]C;integer i;always@(Ra,Rb,Cin)beginC[0]=Cin;for(i=0;i<4;i=i+1)beginsum[i]=Ra[i]^Rb[i]^C[i];C[i+1]=(Ra[i]&Rb[i])|((Ra[i]^Rb[i])&C[i]);endcout=C[4];end
endmodule

tb

module Fbf_add_tb;reg[3:0] Ra,Rb;reg Cin;wire[3:0] sum;wire cout;Fbs_add U1(.Ra(Ra),.Rb(Rb),.Cin(Cin),.sum(sum),.cout(cout));initial beginRa=4'b0000;Rb=4'b0000;Cin=0;# 10 Ra=4'b0001;Rb=4'b0001;Cin=0;# 10 Ra=4'b0011;Rb=4'b0011;Cin=0;# 10 Ra=4'b0111;Rb=4'b0111;Cin=0;# 10 Ra=4'b1111;Rb=4'b1111;Cin=0;# 10 Ra=4'b0001;Rb=4'b0001;Cin=1;# 10 Ra=4'b0011;Rb=4'b0011;Cin=1;# 10 Ra=4'b0111;Rb=4'b0111;Cin=1;# 10 Ra=4'b1111;Rb=4'b1111;Cin=1;end//always #5 c_in=c_in+1;//always #10 b=b+1;//always #160 a=a+1;endmodule

仿真结果

4位并行进位的全加器

module Fbf_add(sum_out,c_out,a,b,c_in);input[3:0] a,b;input c_in;output[3:0] sum_out;output c_out;wire[4:0] c;wire[3:0] g,p;assign c[0]=c_in;assign p=a^b;assign g=a&b;assign c[1]=g[0]|(p[0]&c[0]);assign c[2]=g[1]|(p[1]&(g[0]|(p[0]&c[0])));assign c[3]=g[2]|(p[2]&(g[1]|(p[1]&(g[0]|(p[0]&c[0])))));assign c[4]=g[3]|(p[3]&(g[2]|(p[2]&(g[1]|(p[1]&(g[0]|(p[0]&c[0])))))));assign sum_out=p^c[3:0];assign c_out=c[4];
endmodule

tb

module Fbf_add_tb;reg[3:0] a,b;reg c_in;wire[3:0] sum_out;wire c_out;Fbf_add U1(.sum_out(sum_out),.c_out(c_out),.a(a),.b(b),.c_in(c_in));initial begina=4'b0000;b=4'b0000;c_in=0;# 10 a=4'b0001;b=4'b0001;c_in=0;# 10 a=4'b0011;b=4'b0011;c_in=0;# 10 a=4'b0111;b=4'b0111;c_in=0;# 10 a=4'b1111;b=4'b1111;c_in=0;# 10 a=4'b0001;b=4'b0001;c_in=1;# 10 a=4'b0011;b=4'b0011;c_in=1;# 10 a=4'b0111;b=4'b0111;c_in=1;# 10 a=4'b1111;b=4'b1111;c_in=1;end//always #5 c_in=c_in+1;//always #10 b=b+1;//always #160 a=a+1;endmodule

仿真结果

2.生成FPGA设计文件，下载到Sword实验系统上验证电路功能。

设计完成I/O引脚分配，选择sw0-sw3给出第一个加数，sw4-sw7给出第二个加数，sw[15]为Ci的输入，和在led0-led3显示，进位位用led4显示。

① 4位串行进位的全加器：

module    adder(input  wire clk_100mhz,input  wire[15:0]SW,output wire led_clk,output wire led_clrn,output wire led_sout,output wire LED_PEN     );wire[31:0]Div;wire[15:0]LED_DATA;wire CK;clk_div U8(clk_100mhz,1'b0,SW[2],Div,CK);LED_P2S #(.DATA_BITS(16),.DATA_COUNT_BITS(4)) PLED (clk_100mhz,1'b0,Div[20],LED_DATA,led_clk,led_clrn,led_sout,LED_PEN);      wire[4:0] out;Fbs_add u9(SW[3:0],SW[7:4],SW[15],out[3:0],out[4]);
assign LED_DATA = ~{out[0],out[1],out[2],out[3],out[4],
1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0};
endmodule

② 4位并行进位的全加器

module adder(input  wire clk_100mhz,input  wire[15:0]SW,output wire led_clk,output wire led_clrn,output wire led_sout,output wire LED_PEN);
wire[31:0]Div;
wire[15:0]LED_DATA;
wire CK;clk_div U8(clk_100mhz,1'b0,SW[2],Div,CK);LED_P2S  #(.DATA_BITS(16),.DATA_COUNT_BITS(4)) PLED (clk_100mhz,1'b0,Div[20],LED_DATA,led_clk,led_clrn,led_sout,LED_PEN);                    wire[4:0]out;Fbf_add u9(out[3:0],out[4],SW[3:0],SW[7:4],SW[15]);
assign LED_DATA = ~{out[0],out[1],out[2],out[3],out[4],
1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0,1'b0};endmodule

（4）生成FPGA文档，并下载到实验板上物理运行，检查设计结果。

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这篇博客能写好的原因是：站在巨人的肩膀上

这篇博客要写好的目的是：做别人的肩膀

开源：为爱发电

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