【FPGA学习笔记】初次使用FPGA硬件编程编程语言Verilog编写HDL程序03

初次使用FPGA硬件编程编程语言Verilog编写HDL程序01

初次使用FPGA硬件编程编程语言Verilog编写HDL程序02

1、案例：声明电线

随着电路变得越来越复杂，您将需要电线将内部组件连接在一起。当你需要使用连线时，你应该在模块的主体中声明它，在它第一次使用之前的某个地方。

module top_module (input in,              // 声明输入线 inoutput out             // 声明输出线 out
);wire not_in;           // 声明线 not_inassign out = ~not_in;  // 定义变量out接收not_in非值assign not_in = ~in;   // 定义变量not_in接收in的非值
endmodule

关键字： wire

`default_nettype none
`default_nettype none
module top_module(input a,input b,input c,input d,output out,output out_n   ); wire and_in_ab = a && b; // 与门wire and_in_cd = c && d; // 与门wire nor_abcd = !(and_in_ab || and_in_cd); // 或非门assign out = !nor_abcd;assign out_n = nor_abcd; // 非门endmodule

讲解：verilog HDL中wire和reg的区别

wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。
reg表示一定要有触发，输出才会反映输入的状态。
reg相当于存储单元，wire相当于物理连线。

reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。
两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire若无驱动器连接，其值为z，reg默认初始值为不定值 x 。

2、7458芯片

创建一个与 7458 芯片功能相同的模块。它有 10 个输入和 2 个输出。您可以选择使用assign语句来驱动每条输出线，或者您可以选择声明（四）条线用作中间信号，其中每条内部线由一个与门的输出驱动。（需要用一个值驱动两个信号 p1y和p2y。）

module top_module ( input p1a, p1b, p1c, p1d, p1e, p1f,output p1y,input p2a, p2b, p2c, p2d,output p2y );wire in_ab,in_cd,in_acb,in_def;assign in_ab = p2a && p2b;assign in_cd = p2c && p2d;assign in_acb = p1a && p1c && p1b;assign in_def = p1f && p1d && p1e;assign p2y = in_ab || in_cd;assign p1y = in_acb || in_def;endmodule

时序图：

【FPGA学习笔记】初次使用FPGA硬件编程编程语言Verilog编写HDL程序03相关推荐

FPGA学习笔记之Altera FPGA使用JIC文件配置固化教程
FPGA学习笔记之Altera FPGA使用JIC文件配置固化教程很多做过单片机的朋友都知道,我们在对MCU烧写完程序固件后,那么该程序固件就存储在了该MCU内部.即使MCU断电了再重新上电,程序 ...
FPGA学习笔记（1）简单的时序逻辑电路——流水灯
FPGA学习笔记(1)简单的时序逻辑电路--流水灯编程语言为Verilog HDL 原理 (1)设计一个计数器,使开发板上的4个LED状态每500ms翻转一次.开发板上的晶振输出时钟频率为50MHz ...
FPGA 学习笔记：Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇尾
FPGA 学习笔记:Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇一 FPGA 学习笔记:Vivado 2020.2 MicroBlaze MIG 测试 DDR3 篇二 ...
小梅哥FPGA学习笔记
小梅哥FPGA学习笔记一.38译码器功能: 译码器其任一时刻的稳态输出,仅仅与该时刻的输入变量的取值有关,它是一种多输入多输出的组合逻辑电路,负责将二进制代码翻译为特定的对象(如逻辑电平等).38 ...
FPGA 学习笔记：Vivado 2018.2 MicroBlaze Uartlite 配置
前言 Vivado 版本: Vivado 2018.2 + Vivado HLS 2018.2, Vivado HLS 2018.2 用于 SDK 开发,C语言开发创建基于MicroBlaze的 [ ...
FPGA学习笔记(七): DSB调制解调的仿真
笔记七是DSB调制解调的仿真实现. DSB调制解调的实现原理:首先使用DDS产生低频正弦波信号作为调制信号,再用DDS产生高频信号作为载波信号,然后使用乘法器将两者相乘产生DSB信号,DSB信号与载波 ...
FPGA学习笔记（八）同步/异步信号的打拍分析处理及亚稳态分析
系列文章目录一.FPGA学习笔记(一)入门背景.软件及时钟约束二.FPGA学习笔记(二)Verilog语法初步学习(语法篇1) 三.FPGA学习笔记(三) 流水灯入门FPGA设计流程四.FPGA ...
FPGA学习笔记_ROM核调用与调试
FPGA学习笔记 ROM核调用与调试 1. ROM存储器IP核的使用 2. 创建.mif文件 3. In system memory content editor内存查看工具的使用 4. Signal ...
FPGA学习笔记（十二）IP核之FIFO的学习总结
系列文章目录一.FPGA学习笔记(一)入门背景.软件及时钟约束二.FPGA学习笔记(二)Verilog语法初步学习(语法篇1) 三.FPGA学习笔记(三) 流水灯入门FPGA设计流程四.FPGA ...
FPGA学习笔记——分频电路设计
FPGA学习笔记--分频电路设计发布时间:2015-10-3023:29:52 分频就是用一个时钟信号通过一定的电路结构变成不同频率的时钟信号,这里介绍一下整数分频电路的设计方法.整数分频电路有偶数 ...

【FPGA学习笔记】初次使用FPGA硬件编程编程语言Verilog编写HDL程序03

初次使用FPGA硬件编程编程语言Verilog编写HDL程序01

初次使用FPGA硬件编程编程语言Verilog编写HDL程序02

1、案例：声明电线

讲解：verilog HDL中wire和reg的区别

2、7458芯片

【FPGA学习笔记】初次使用FPGA硬件编程编程语言Verilog编写HDL程序03相关推荐

最新文章

热门文章

【FPGA学习笔记】初次使用FPGA硬件编程编程语言Verilog编写HDL程序03

初次使用FPGA硬件编程编程语言Verilog编写HDL程序01

初次使用FPGA硬件编程编程语言Verilog编写HDL程序02

1、案例：声明电线

讲解 ：verilog HDL中wire和reg的区别

2、7458芯片

【FPGA学习笔记】初次使用FPGA硬件编程编程语言Verilog编写HDL程序03相关推荐

最新文章

热门文章

讲解：verilog HDL中wire和reg的区别