征战FPGA之使用clk_wiz的IP核获取任意频率时钟

一、前言

clk时钟在FPGA开发中具有举足轻重的作用，不管是串口UART，HDMI还是对各种视频编码芯片的驱动等都用到了clk。最近也在学习FPGA的跨时钟域，因此想着先学习一下FPGA的时钟生成。采用IP核clk_wiz可以直接生成的时钟频率范围最大可到4.687MHz-800MHz，但无法直接生成低频率的时钟，为了解决这个问题，可采用时钟分频的方法间接生成。例如，串口用的最多的一个频率是115200，此时可将该频率倍频至clk_wiz可生成的时钟频率范围内，这里取11.52MHz，然后再对该频率进行一百分频即可得到115200的频率。又如要生成9600的频率，可先倍频至9.6MHz，再将clk_wiz生成的频率进行一千分频即可得到9600的时钟频率。采用这种方法理论可以得到任何频率的时钟，而且误差在10Hz以内。经过实测，生成的115200时钟误差为4Hz，生成的9600时钟误差为2Hz，精度较高。（本文使用的软件为Vivado 2018.3，硬件为ZedBoard(xc7020clg484-1)，语言为Verilog。）

二、过程

**1、**首先建立一个空的工程，建立过程这里不详细说明，有需要的小伙伴可以查一下教程。随后在左上角找到Flow Navigator->PROJECT MANAGER->IP Catalog，并左击即可打开导入IP核的窗口。在Search栏输入clk，并选择我们需要到的IP核。如下图所示。

2、①双击上图中的红圈5中的IP核即可进入IP的配置窗口。这一步需要注意几个地方，一个是在界面中Clocking Options->Primitive中的模式选择。MMCM模式的功能比PLL的多一些，而且PLL允许的时钟输出频率范围为6.25MHz-800MHz，MMCM允许的时钟输出频率范围为4.687MHz-800MHz，这里选择MMCM模式；一个是Clocking Options->Input Clock Information，该部分是IP核的输入时钟频率设置，默认即可，为100MHz。

②接下来配置时钟输出。界面上找到Output CLocks，该部分就是配置输出时钟频率的窗口，这里输出了一个50MHz时钟，一个11.52MHz时钟(115200进行一百倍频后的频率)和一个9.60MHz时钟（9600进行一千倍频后的频率），其他配置默认即可。界面配置如下图所示。

③配置完以上即可，此时可以点击Summary查看相关配置，如下图。随后便可以点击OK完成IP核的配置。在随后弹出的窗口中直接点击Generate即可生成我们所需的IP核clk_wiz。此时可在工程中看到创建的IP核。

3、①接下来就是编写Design Sources。在Sources界面上右击，点击Add Sources进入文件创建界面。

②创建一个source文件如下图（因不是本文重点，故不细说）。

③到此创建完一个.v文件，用于存放相应的代码。将提供的工程里的…\Use_Clk_Wiz\Use_Clk_Wiz.srcs\sources_1\new\use_clk_wiz.v文件里的代码复制到刚刚创建的文件里即可。
④创建一个仿真文件，如下图所示（不是本文重点，故简化）。

⑤到此创建完一个.v仿真文件，用于存放相应的代码。将提供的工程里的…\Use_Clk_Wiz\Use_Clk_Wiz.srcs\sim_1\new\sim_1.v文件里的代码复制到刚刚创建的文件里即可。

**4、**到这一步便可进行仿真了。在左上角找到Flow Navigation->SIMULATION->Run Simulation，并点击，选择Run Behavioral Simulation即可进入仿真界面，如下图。此时将仿真时间改为1秒并进行仿真即可得到波形输出（记得把波形输出窗口缩小才能看到波形脉冲，按Ctrl+滚动鼠标），如下图。

从上面的波形图可以看出，clk_out_1输出了一个50MHz的时钟，clk_out_2输出了一个115196Hz的时钟(与115200相差4Hz，精度较高)，clk_out_3输出了一个9631的时钟(与9600相差31Hz，主要是因为clk_wiz输出的是9.631MHz的时钟导致的，这个是IP核的分辨率问题，此时可以调节分频数来得到更为准确的频率，这里我把输出频率设为19.2MHz，进行2006分频，可以得到9602的时钟频率，结果如下图所示)。

三、总结

使用IP核clk_wiz可以直接生成4.687MHz-800MHz的时钟频率，间接生成任意频率的时钟，频率误差可保证在10Hz以内，精度较高，但当产生较低频时，需要编写分频程序，相对来说麻烦，因此下篇博客将使用DDS相应的IP核直接产生任意频率的时钟而不需要分频。本博客对应的Vivado工程链接如下：https://pan.baidu.com/s/1Uo2fhI71jGWuZj7vJdSpgQ，提取码：gt7z。如果有什么问题或建议，欢迎各位读者留言交流讨论。