JESD204B

串行接口时钟需要及其实现

摘要

随着数模转换器的转换速率越来越高，

JESD204B

串行接口已经越来越多地广泛用在数模

转换器上，其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了

JESD204B

数模转换器的时钟规范，以及利用

TI

公司的芯片实现其时序要求。

关键字：

LMK04800

，

LMK04828,LMK1802,LMK01010,JESD204

1. JESD204B

介绍

1.1 JESD204B

规范及其优势

JESD204

是基于

SerDes

的串行接口标准，主要用于数模转换器和逻辑器件之间的数据

传输，其最早的版本是

JESD204A,

现在是

JESD204Bsubclass0, subclass1, subclass2

。区

别主要在于其对同步和链路间固定时差的测量。目前市场上比较多地数模转换器接口是

JESD204B subclass1

。其最大传输速率可达

12.5Gbps,

支持多链路和多器件的同步以及固定

时差的测量。下表是各版本之间的差异：

在

JESD204

接口出现以前，

数模转换器的数字接口绝大多数是差分

LVDS

的接口，

这就

造成了布板的困难，当

PCB

的密度很大的时候就需要增加板层从而造成印制板的成本上升。

而

JESD204B

接口是串行接口，能有效减少数据输出的差分对，能最大限度的简化

Layout

。

因此

JESD204B

是高密度板不可或缺的接口。

但因其需要进行严格的同步和以及时延的测量，

与之接口

的逻辑会

比

LVDS

接口复杂很

多，幸运的是现

在逻辑厂商都集成了专

用的

JESD204IPCore

在他们的软件里，从而简化了逻辑的设计。

1.2 JESD204B

时钟的需求

尽管

JESD204B

也有不同的版本，但越来越多的厂商选择

Subclass1,

因此市面上绝大多

数的数模转换器都是基于这个版本设计的。本文就以

JESD204B subclass1

来讨论时钟的时

序需要以及

TI

时钟芯片方案的实现。

任何一个串行协议都离不开帧和同步，

JESD204B

也不

例外，也需要收发双方有相同的帧结构，然后以一种方式来同步，即辨别起始。

JESD204B

是

以时钟信号的沿来辨别同步的开始，以及通过一定的握手信号使得收发双方能够正确识别帧

的长度和边界，因此时钟信号及其时序关系对于

JESD204B

就显得极其重要。下图是典型的

JESD204B

系统的系统连接，

Device Clock

是器件工作的主时钟，一般在数模转换器里为

图

1

其采样时钟或者整数倍频的时钟，其协议本身的帧和多帧的时钟也是基于

Device Clock

。

SYSREF

是

用

于

指

示

不

同

转

换

器

或

者

逻

辑

的

Device

Clock

的

沿

，

或

者

不

同

器

件

间

Deterministic latency

的参考。如下图所示，

Device Clock

和

SYSREF

必须满足的时序

关系。

SYSREF

的第一个上升沿要非常容易的能被

Device

Clock

捕捉到，

这样就需要

SYSREF

和

Device Clock

满足上图的时序关系。通常会因为

PCB

的线长以及时钟器件不同通道输出

时的

Skew

，

会带来一定的误差，

Device

Clock

的上升沿不一定正好在

SYSREF

的脉冲的正中

间，工程上只要在一定范围内就能保证

JESD204

收发正常工作。

2

．

JESD204B

时钟的实现

2.1

专用的

JESD204B

时钟芯片

LMK04820

系列的时钟芯片是一款专用的

JESD204B

时钟芯片，

Device

Clock

和

SYSREF

是成

对输出的，其输出的时序满足其时序要求，应用较为简单，但当用户需要连续模式的

SYSREF

时，会引起一定串扰如下图所示

(983.04MDevclk

and

7.68MSysREF)

，可能会造成数模转换器