VHDL——JK触发器
1.管脚图
2.真值表
3.VHDL语言
library ieee;
use ieee.std_logic_1164.all;entity jkff isport(j,k,clk : in std_logic;q,nq : out std_logic);
end jkff;architecture behave of jkff issignal q_s,nq_s : std_logic;
beginprocess(clk,j,k)beginif(clk'event and clk = '1') thenif(j = '0') and (k = '1') thenq_s <= '0';nq_s <= '1';elsif(j = '1') and (k = '0') thenq_s <= '1';nq_s <= '0';elsif(j = '1') and (k = '1') thenq_s <= not q_s;nq_s <= not nq_s;end if;end if;q <= q_s;nq <= nq_s;end process;
end behave;
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