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目录如下：

1.数字IC手撕代码-分频器（任意偶数分频）

2.数字IC手撕代码-分频器（任意奇数分频）

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题目描述

解决思路

代码

testbench

波形

题目描述

有一随机产生的pulse，其最小脉宽大于5ns。现有一时钟周期为20ns的时钟，他们的关系如下图所示，请写出计算该脉冲个数的verilog代码。

解决思路

这道题的解决思路就是将pulse信号转换到clk域来进行处理。

首先，每次检测到pulse的上升沿，我们就对Q1进行取反。这是在pulse域下改变Q1的值。

always @(posedge pulse)beginQ1 <= ~Q1;
end

其次，在每一次的时钟上升沿，我们对Q1数据进行打两拍。将Q1赋给Q2，将Q2赋给Q3，然后检测pulse的信号为：edge_dect = Q2 ^ Q3;

always @(posedge clk)beginif(!rstn)beginQ1 <= 1'b0;Q2 <= 1'b0;Q3 <= 1'b0;endelse beginQ2 <= Q1;Q3 <= Q2;end
end

最后，对edge_dect 进行计数，数字就是pulse的个数。

这样做的原理其实就是延长pulse的宽度，让pulse能够被clk采样，接着再利用双边沿检测的方法（打两拍取异或，edge_dect = Q2 ^ Q3）得到clk域的pulse，再对其进行计数即可。

约束：这种方法使用的前提是相邻两个pulse之间的距离要大于clk一个时钟周期，否则会出现漏采样的现象。

针对本题pulse之间的距离均大于一个clk周期，所以可以采用该方案。

ps：如果有人有更好的方案相邻1ns的两个5ns pulse都能检测到的话，可以在评论区讲解自己的方法。（倍频方法就算了）

代码

module GigaDevice#(
)(input            clk       ,input            rstn      ,input            pulse     ,output reg [4:0] count
);reg Q1,Q2,Q3;
always @(posedge pulse)beginQ1 <= ~Q1;
endalways @(posedge clk)beginif(!rstn)beginQ1 <= 1'b0;Q2 <= 1'b0;Q3 <= 1'b0;endelse beginQ2 <= Q1;Q3 <= Q2;end
endwire edge_dect;
assign edge_dect = Q2 ^ Q3;always @(posedge clk)beginif(!rstn)begincount <= 1'd0; endelse if(edge_dect) begincount <= count + 1'b1;end
endendmodule

testbench

module GigaDevice_tb();
reg clk,rstn,pulse;always #10 clk = ~clk;initial beginclk <= 1'b0;rstn <= 1'b0;pulse <= 1'b0;#20rstn <= 1'b1;#500$stop();
end
initial begin#33 pulse <= 1'b1;#7  pulse <= 1'b0;  //40#42 pulse <= 1'b1;#5  pulse <= 1'b0;#3#27 pulse <= 1'b1;#18 pulse <= 1'b0;#5#33 pulse <= 1'b1;#5  pulse <= 1'b0;
end
wire [4:0] count;GigaDevice u_GigaDevice(.clk    (clk)     ,.rstn   (rstn)    ,.pulse  (pulse)   ,.count  (count)
);
endmodule

波形

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