Verilog语言入门学习（3）

verilog运算符

verilog HDL中运算符和优先级

一、算数运算符

verilog HDL中常用的运算符主要有五种，分别是加法（+）、减法（-）、乘法（*）、除法（/）、取模（%）。这五种运算符都属于双目运算符。

有符号数与无符号数的使用的注意在设计中是重要的

无符号数值一般储存在线网，reg型变量、整型数

有符号数值一般储存在整型变量，十进制形式整数，有符号的reg型寄存器变量，有符号线网中

算数运算符示例：

module arith_tb;reg[3:0]a;reg[2:0]b;initialbegina = 4'b1111;b = 4'b011;$display("%b", a*b);        //做乘法运算，结果为4'b1101$display("%b", a/b);        //做除法运算，结果为5，为4'b0101$display("%b", a+b);        //加法运算，结果为4'b0010$display("%b", a-b);        //减法运算，结果为4'b1100$display("%b", a%b);        //取模运算，结果为4'b0000end
endmdule

二、关系运算符

关系运算符也是双目运算符（比较大小）

module rela_tbreg[3:0]a,b,c,d;initialbegina = 3;b = 6;c = 1;d = 4'hx;$display(a<b);        //结果为真，为1$display(a>b);        //结果为假，为0$display(a <= c);     //结果为假，为0$display(d <= a);     //结果为不定值，为xend
endmodule

三、相等关系运算符

相等关系运算符是对两个操作数进行比较，比较的结果有三种，即真（1），假（0），不定值（x）。verilog HDL中有四种相等关系运算符号：等于（==）、不等于（!=）、全等（==）、非全等（!==）。

module equal_tb;reg[3:0]a,b,c,dinitialbegina = 4'b0xx1;B = 4'b0xx1;c = 4'b0011;d = 2'b11;$display(a==b);        //结果为不确定（X）$display(c==d);        //结果为真（1）$display(a===b);        //结果为真（1）$diaplay(c===d);        //结果为假（0）end
endmodule

四、逻辑运算符

逻辑运算符有三种，分别是逻辑与（&&）、逻辑或（丨丨）、逻辑非（！）

逻辑运算符的真值表

a	b	!a	!b	a&&b	a\|\|b
1	1	0	0	1	1
1	0	0	1	0	1
0	1	1	0	0	1
0	0	1	1	0	0

五、按位运算符

信号与信号之间的运算称为位运算。VHDL提供了一下五类型的位运算符：

module bit_tb；reg[2:0]a;reg[4:0]b;initialbegina = 5b'101;b = 5b'11101;$display("%b", ~a);         //结果为5'b11010  按位取反$display("%b", ~b);         //结果为5'b00010  按位取反$display("%b", a&b);        //结果为5'b00101  按位与$display("%b", a|b);        //结果为5'b11101  按位或$display("%b", a^b);        //结果为5'b11000  按位异或end
endmodule

六、归约运算符

归约运算符按位进行逻辑运算，由于这一类运算符的结果是产生1位逻辑值，因此被形象得称为缩位运算符。

module cut_tb;reg[5:0]a;initalbegina = 6'b101011;$display("%b", &a);        //结果为 1'b0$display("%b", |a);        //结果为 1'b1$display("%b", ^a);        //结果为 1'b0endendmodule

七、位移运算符

位移运算符有两种：左移位运算符（<<）、右移位运算符（>>），用0来填补空位

module shift_tbreg[5:0]a,b,c,d;reg[7:0]e;initialbegina = 6'b101101;b = a<<2;c = a>>3;d = a<<7;e = a<<2;$display("b%", b);        //结果是6'b110100$display("b%", c);        //结果是6'b000101$display("b%", d);        //结果是6'b000000$display("b%", e);        //结果是8'b10110100end
endmodue

八、条件运算符

条件运算符（?:）是VHDL中唯一一个三目运算符，表达形式如下：

<条件表达式>?<表达式1>:<表达式2>

module mux2(in1,in2,sel,out);input[3:0]in1,in2;input seloutput[3:0]out;wire[3:0]out;assign out = (!sel)?in1:in2;        //sel为0时out等于in1，反之等于in2
endmodule

描述了一个2选1的数据选择器，如下为电路结构。

若sel端为不定态x，则out端由in1和in2按位运算结果得出。若in1 = 4‘b0011 , in2 = 4'b0101，则按照真值表得出 out = 4’b0xx1

九、连接和复制运算符

module con_rep_tb;reg[2:0]a;reg[3:0]b;reg[7:0]c;reg[4;o]d;reg[5:0]e;initialbegina = 3'b101;b = 4'b1110;c = {a, b};               //连接操作d = {a[2:1], b[2:0]};     //连接操作e = {2{a}};               //复制操作$diaplay("%b", c);        //结果为：8'b01011110$diaplay("%b", d);        //结果为：5'b10110$diaplay("%b", e);        //结果为：6'b101101end
endmodule