8位串行加法器计算机组成原理,安尧-2013434158-计算机组成原理8位加法器实验报告.doc...

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安尧-2013434158-计算机组成原理8位加法器实验报告.docEvaluationWarning:ThedocumentwascreatedwithSpire..河北大学计算机组成原理_实验报告学院计算机科学与技术学院年级2013专业网络工程学号2013434158 姓名安尧实验日期2015-10-22实验地点cl-228指导教师左丽娜实验项目 8位行波进位加法器成绩一、实验目的:1.理解加法器的原理。2.掌握各种常见的加法器的设计方法。二、实验原理:本实验中,用8个全加器实现8位的串行波进位加法器。所用的全加器A部逻辑如全加器的W个基木公式,如图1。将8个全加器串联起来,也就是说低位全加器的进位输出连到和邻的高位全加器的进位输入,就构成了8位加法器。图2所示的是实验中用到8位加法器,A+B的和sum以及最后的进位Cout。电路:ab—abCoutCinCins11位全加器Coutsl S7Cout功能:实现8位数相加A+B=sum(CarryOut)。描述方法:端口8位加法器端口port(ci :instdlogic; //输入a,b:instd_logic_vector(7downto0);//输入s :outstd_logic_vector(7downto0); //输出co:outstdlogic);信号signalaa:std_logic_vector(8downto0);//aabbss直接设置力九位的不用考虑八位进位问题。signalbb:std_logic_vector(8downto0);signalss:tor(8downto0);三、实验步骤:(1)打开QuartusII,参照3.4节,安装ByteBlasterll<>(2)将子板上的JTAG端口和PC机的并行口用下载电缆连接。打丌试验台电源。(3)执行Tools^Programmer命令,将adder8.sof卜载到FPGA中,注意在执行Programmer屮,应在program/configure下的方框中打钩,然后下载。(4)在试验台上通过模式开关选择FPGA-CPU独立的调试模式010.U!实验现象及分析:本实验实现八位操作数和加A+B=sum(CarryOut)<>输入输出规则对应如下:输入的8位操作数A7〜A0对应的开关SD15〜SD8.输入的8位操作数B7〜B0对应开关SD7〜SDO.最低位进位Cin对应开关SAO.和sum7~sum0对应灯A7~A0,最高位进位CarryOut对座灯A8.如(00000000)+(11111111)=(11111111),CarryOut=O.(1)波动开关SD15〜SD8输入8位操作数I(A7〜A0)00000000,SD7〜SDO输入8位操作数(B7〜B0)111111111,SAO输入Cin。(2)观察和sum(灯A7~A0),CarryOut(灯A8),填入表6-14屮,并检查结果是否正确。操作数1操作数2CinSumCarryOut101111110100111100000111001010101010101010101010101111110000000011110111111110

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