synopsys软件介绍

声明：本文转自outlier001的文章
Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平台和Discovery验证平台。这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。
Synopsys解决方案包括：
　　· System Creation(系统生成)
　　· System Verification and Analysis(系统验证与分析)
　　· Design Planning(设计规划)
　　· Physical Synthesis(物理综合)
　　· Design for Manufacturing(可制造设计)
　　· Design for Verification(可验证设计)
　　· Test Automation(自动化测试)
　　· Deep Submicron, Signal and Layout Integrity(深亚微米技术、信号与规划完整性技术)
　　· Intellectual Property and Design Reuse Technology(IP 核与设计重用技术)
　　· Standard and Custom Block Design(标准和定制模块设计)
　　· Chip Assembly(芯片集成)
　　· Final Verification(最终验证)
　　· Fabrication and Packaging(制造与封装设计工具)
　　· Technology CAD(TCAD)(工艺计算机辅助设计技术)
　　主要包括以下工具：

1.VCS( verilog compiled simulator )

VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。VCS 2009.12 Linux 验证库建立在经实践验证的DesignWare验证IP的基准上，并添加了对Synopsys的参考验证方法学（RVM）和本征测试平台的支持，能够实现覆盖率驱动的测试平台方法学，而且其运行时间性能提高了5倍。 VCS 2009.12 Linux 验证库是业界范围最广的基于标准的验证IP产品组合，可以方便地集成到Verilog、SystmVerilog、VHDL和Openvera的测试平台中，用于生成总线通信以及协议违反检查。监测器提供了综合全面的报告，显示了对总线通信协议的功能覆盖率。VCS验证库的验证IP也包含在DesignWare库中，或作为独立的套件购买。主要优势：
　　● 业界范围最广的IP产品组合；
　　● 采用VCS & Pioneer NTB时，仿真性能有显著的提高；
　　● 可充分进行配置，达成对测试的更好控制和更快的开发测试易于使用的界面，并且提供测试平台示例，加快学习速度，并加速测试平台的开发过。

2.DC( Design Compiler )

Design Compiler为Synopsys公司逻辑合成工具。DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十多年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。Synopsys发布的最新版Design Compiler综合解决方案–Design Compiler。新版本扩展了拓扑技术，以加速采用先进低功耗和测试技术的设计收敛，帮助设计人员提高生产效率和IC性能。拓扑技术可帮助设计人员正确评估芯片在综合过程中的功耗，在设计早期解决所有功耗问题。此外，还支持Design Compiler中新的测试压缩技术，在实现高质量测试的同时，减少测试时间和测试数据量超过100倍，并减少后续物理实现阶段由于测试电路带来的可能的布线拥塞。新的Design Compiler采用了多项创新综合技术，如自适应retiming和功耗驱动门控时钟，性能较以前版本平均提高8%，面积减少4%，功耗降低5%。此外，Synopsys Formality等效检测解决方案得到了增强，能够独立、彻底地验证这些技术，因此设计者无需舍去验证就可以实现更高的性能。
美国加利福尼亚州山景城，2010年4月6日–全球领先的半导体设计、验证和制造的软件及知识产权(IP)供应商新思科技有限公司(Nasdaq:SNPS)日前宣布：该公司在其Galaxy™设计实现平台中推出了最新的创新RTL综合工具Design Compiler® 2010，它将综合和物理层实现流程增速了两倍。为了满足日益复杂的设计中极具挑战性的进度要求，工程师们需要一种RTL综合解决方案，使他们尽量减少重复工作并加速物理实现进程。为了应对这些挑战，Design Compiler 2010对拓扑技术进行扩展，为Synopsys旗舰布局布线解决方案IC Compiler提供“物理层指引”;将时序和面积的一致性提升至5%的同时，还将IC Complier的布线速度提升了1.5倍。Design Compiler 2010的这一项新功能使RTL工程师们能够在综合环境中进行布局检测，从而可以更快地达到最佳布局效果。此外，Design Complier采用可调至多核处理器的全新可扩展基础架构，在四核平台上可产生两倍提升综合运行时间。

3.ICC( IC Compiler )

IC Compiler是Synopsys新一代布局布线系统（Astro是前一代布局布线系统），通过将物理综合扩展到整个布局和布线过程以及签核驱动的设计收敛，来保证卓越的质量并缩短设计时间。上一代解决方案由于布局、时钟树和布线独立运行，有其局限性。IC Compiler的扩展物理综合(XPS)技术突破了这一局限，将物理综合扩展到了整个布局和布线过程。IC Compiler采用基于TCL的统一架构，实现了创新并利用了Synopsys的若干最为优秀的核心技术。作为一套完整的布局布线设计系统，它包括了实现下一代设计所必需的一切功能，如物理综合、布局、布线、时序、信号完整性(SI)优化、低功耗、可测性设计(DFT)和良率优化。Synopsys发布的新一代布局布线解决方案–IC Complier。新版ICC运行时间更快、容量更大、多角/多模优化(MCMM)更加智能、而且具有改进的可预测性，可显著提高设计人员的生产效率。同时，新版本还推出了支持45nm、32nm技术的物理设计。IC Compiler正成为越来越多市场领先的IC设计公司在各种应用和广泛硅技术中的理想选择。新版的重大技术创新将为加速其广泛应用起到重要作用。IC Compiler引入了用于快速运行模式的新技术，在保证原有质量的情况下使运行时间缩短了35%。新技术将16Gb平台的容量增加到接近1,000万门，有助于用户实现更大的模块划分。新版增加了集成的、层次化的设计规划的早期介入，有助于用户高效处理一亿门级的设计。提高生产能效的另一个关键在于物理可行性流程，它能够使用户迅速生成和分析多次试验布局，以确定具体实现的最佳起始值。

4.PT( PrimeTime )

PrimeTime是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime是众多半导体厂商认可的、业界标准的静态时序分析工具。Galaxy™ 设计平台中的时序验证核心工具–PrimeTime®的最新版本凭借其静态时序分析能力和对数百万门设计进行认可的能力，成为新的时序工具标准。从用户使用情况显示，最新发布的PrimeTime的运行速度比之前版本平均提高了2到7倍，从而提升了设计者的设计能力，并实现快速的时序认可。PrimeTime强大的性能得益于在生成报告和基于标准延迟文件（SDF）的时序分析方面的算法的改进。PrimeTime提供全芯片级的静态时序分析，同时整合了延迟计算和先进的建模功能，以实现有效而又精确的时序认可。PrimeTime SI是全芯片门级信号完整性分析工具。PrimeTime SI建立在成功流片验证过的PrimeTime平台之上的，提供精确的串扰延迟分析，IR drop(电压降落)分析和静态时序分析。PrimeTime SI业界领先的超快运行时间和处理容量让数百万门的复杂设计一次流片成功，让设计者取得极快的进入市场时间。

PrimePower是一种针对复杂百万门级设计的动态全芯片功耗验证工具，具有门级功耗分析的能力。PrimePower能准确而有效地验证ASIC/SOC设计中平均和峰值功耗。PrimePower全面的功耗验证帮助工程师选择正确的封装方案，决定散热要求，确证设计正确。精确的算法为门级性能的估算提供了有如SPICE般的精度（误差在5%-10%）；基于事件的峰值功耗验证提供了分辨率达100ps的分析能力；对千万门级的电路的门级分析的能力；无缝的结合到工业界标准的流程中，功能强大，使用方便。

PrimeRail是一项全芯片的静态和动态电压降和电迁移（EM）分析解决方案。它拓展了Synopsys®的业界领先的 Galaxy设计平台中用于电源网络分析验证（sign-off）的解决方案。有了PrimeRail，Galaxy设计平台就能够提供对时序、信号完整性和电源网络电压降的全面解决方案。以业界标准Star-RCXT®、HSPICE®、NanoSim®和PrimeTime®技术为基础，PrimeRail提供了业界第一个门电路和晶体管级静态和动态电压降和电迁移分析解决方案，展现了无可匹敌的性能和容量势。PrimeRail®集成在Galaxy设计平台中，让设计人员能够做到快速的设计和验证全面结合，并成为一条可以掌控进度的最终收敛的路径。

PrimeTime PX作为 PrimeTime解决方案的功耗分析拓展产品，能够在操作方便的单一环境内实现全芯片范围的时序、信号完整性和功耗分析。以业界事实上标准的时序分析器为基础，在与时序分析和信号完整性分析共享的环境下，PrimeTime PX提供了极为精确的动态和静态功耗分析能力，加快了开发周期（TTR）并提高了生产率，其性能超越了那些相互分离的独立时序和功耗分析工具。在时序、信号完整性和功耗分析结合到了一个统一的工具和环境中后，我们就不必重复执行一些完全一致的操作。例如，无需再重复执行时序和时钟偏移计算。而且网表、寄生参数和约束条件文件的读取也不必重复，还避免了重复的工具设置操作步骤。这样的成果体现在，PrimeTime PX工具的开发速度与相互分离的独立解决方案相比，前者可高出后者2倍。而且，作为PrimeTime环境的组成部分，功耗分析采用了相同的PrimeTime命令、报告、属性和多种调试功能。

5.Hercules(Hercules Physical Verification )

HerculesTM可以进行层次化的物理层验证，以确保版图与芯片的一致性。作为 Synopsys的实现平台上的基本产品，Hercules是一个golden sign-off工具，可以加速设计的实现。（作为 Milkyway数据库中的一部分）良好的与Milkyway数据库兼容，Hercules与其他基于Milkyway的产品（兼容）在实现过程中可以预防，及时发现和修正（在实现时）物理验证（中的）问题，为最后的 tap_out阶段节省宝贵的时间。经过了数以万计的ASIC，DRAM，微处理器和存储器设计的证明，Hercules自动层次化管理和优化平面设计的先进完善的算法使它能验证用最复杂工艺制作的大型设计。Hercules致力于满足设计调试和快速周转的要求。Hercules能进行并行的分布式处理和多线程的处理以取得更短得运行时间和更好的存储器利用率，这样可以最大限度得利用计算机资源。设计团队可以用Hercules Explorer，VUE，两种图形化的界面，来对Her¬cules发现的问题进行定位和修复。Hercules也可以处理可靠性和生产制造中的一些问题象金属打孔，层次化的数据创建。

6.Star-RCXT(parasitic extraction tool )

Star-RCXT是电子设计自动化（EDA）领域内寄生参数提取解决方案的黄金标准。该款工具为ASIC、片上系统（SoC）、数字定制、内存和模拟电路的设计提供了一个统一的解决方案。Star-RCXT用来对全新片设计、关键网以及块级设计进行非常准确和有效的三维寄生参数提取，Star-RCXT还可以提供内建的电容电阻数据压缩，延时计算以及噪声分析。Star-RCXT 提供层次化处理模式以及分布式处理模式以达到最高处理量。Star-RCXT紧密结合于 Synopsys 的 SinglePass 流程。

7.LEDA( LEDA Checker and LEDA Specifier)

Synopsys 的LEDA是一种可编程代码设计规则检查器，它提供全芯片级混合语言（Verilog和 VHDL）处理能力,从而加快了复杂的SOC设计的开发。LEDA预装的检查规则大大地增强了设计人员检查 HDL代码的能力，包括可综合性，可仿真性、可测试性和可重用性。利用所提供的设计规则，能进一步的提高Synopsys工具，例如VCS、Design Compiler以及Formality的性能。LEDA的规则集有助于设计人员共享他们的设计经验，对硬件设计预检查，且将设计风险降到最低。使用LEDA，可以对硬件设计的仿真和综合进行预检查，消除设计流程中的瓶颈，其中Verilog代码设计规则可确保按内部或外部工具要求优化代码。LEDA提供的设计规则可提高 Synopsys工具的性能。支持Verilog/VHDL混合语言的设计。

8.Formality(RTL to gate-level equivalence checking of cell-based designs )

Formality是一种等效性检测工具，采用形式验证的技术来判断一个设计的两个版本在功能上是否等效。等效性检测是一种静态分析方法，无需测试向量即可快速而全面的完成验证。 Formality具有一个流程化的图形界面和先进的调试功能，令设计者可以很快地检测出设计中地错误并将之隔离，这一功能可以大大缩短得到验证结果所需的时间。Formality业界领先的功能和性能使之成为设计团队的首选产品。Formality比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中，用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期，在扫描链插入、时钟树综合、优化、人工网表编辑等等之后，以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来，一个工程师可以在一天内运行多次验证，而不是一天或一周只完成一次动态仿真验证。

9.TetraMAX ATPG(Provides manufacturing test patterns for scan designs )

TetraMAX® ATPG自动生成高质量的生产测试向量，业界领先的性能，支持大容量的设计且易于使用。TetraMAX为 DFT(Design for Test)工程师提供了一系列强大的功能，包括完全的芯片测试规则检查，测试向量生成，分析，故障仿真，失效诊断。这些功能都被整合到一个强大的图形用户界面中，当然也提供命令行方式，同时还有完善的在线帮助。TetraMAX可支持多种设计风格和测试方法，包括多时钟电路，门控时钟电路，内部三态总线，内嵌存储器，无扫描逻辑和其他复杂的设计风格。TetraMAX结合了高性能和完善的测试能力以及无法比拟的易用性使得DFT工程师在面对那些大型的富有挑战性的设计时也能迅速创建高效紧凑的测试方案。