一位二进制全减器设计

首先我们来看一位全减器的真值表：

其中：a（被减数），b（减数），c（低位是否向本位借位），d_out（本位运算结果），c_in（本位是否向高位借位）

a	b	c	d_out	c_in
0	0	0	0	0
0	0	1	1	1
0	1	0	1	1
0	1	1	0	1
1	0	0	1	0
1	0	1	0	0
1	1	0	0	0
1	1	1	1	1

输出逻辑函数如下：

d_out=(a)^(b)^(c);c_in=a'(b^c)+bc;   (  ^：表示异或)

接下来我们根据上面的真值表和逻辑函数式来进行代码的编写：

根据真值表写（类似于行为及描述）

module onebit_full_deductor
(   input wire a,input wire b,input wire c,output reg d_out,output reg c_in
);
always@(a or b or c)case({a,b,c})3'b000: {d_out,c_in} = 2'b00;3'b001: {d_out,c_in} = 2'b11;3'b010: {d_out,c_in} = 2'b11;3'b011: {d_out.c_in} = 2'b01;3'b100: {d_out,c_in} = 2'b10;3'b101: {d_out,c_in} = 2'b00;3'b110: {d_out,c_in} = 2'b00;3'b111: {d_out,c_in} = 2'b11;default:{d_out,c_in} = 2'b00;endcase
endmodule

根据逻辑函数式写（类似于数据流描述）

module onebit_full_deductor
(   input wire a,input wire b,input wire c,output wire d_out,output wire c_in
);
assign d_out = a ^ b ^ c;
assign c_in = (~a) & (b ^ c) | (b & c);
endmodule

测试代码：

`timescale 1ns / 1ns
module onebit_full_deductor_tb;reg a,reg b,reg c,wire d_out,wire c_in
onebit_full_deductor U1.
(   .a(1),.b(b),.c(c),.d_out(d_out),.c_in(c_in)
);
initialbegina=1'b0;b=1'b0;c=1'b0;#100 a=1'b0;b=1'b0;c=1'b1;#100 a=1'b0;b=1'b1;c=1'b0;#100 a=1'b0;b=1'b1;c=1'b1;#100 a=1'b1;b=1'b0;c=1'b0;#100 a=1'b1;b=1'b0;c=1'b1;#100 a=1'b1;b=1'b1;c=1'b0;#100 a=1'b1;b=1'b1;c=1'b1;#200 $finish;end
endmodule

测试后得到的波形图与真值表对比就可以知道自己是否写正确。

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