verilog语法检查

码完或修改代码后，总是会有各种意想不到的语法错误，都是只要足够细心就可以避免的。既然做不到徒手撸出0误差代码，那就只能靠工具检查。可参考IC仿真makefile模板

编译，首先编译要通过，此过程可以修掉大部分错误

lint检查，语法如下

 vcs -F lint.f -l lint.log -full64 -sverilog -debug_access+all +lint=all,noVCDE +lint=TFIPC-L

nLint检查，语法如下
```
 nLint -F nlint.f -gui &
```
电路图检查，查看未连接的管脚或未使用的信号

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