前言

《UVM实战》这本书，写的真不错，很适合新手入门，下面是这本书第二章最终的代码，贴在这里，上课的时候翻阅很方便（手动笑脸）。

如果本文对您也有用，那就好好研究吧。

源代码理解：top_tb.v

`timescale 1ns/1ps/** 1. uvm package. include all uvm classes and macros.* 2. uvm systemverilog 固定写法。*/
`include "uvm_macros.svh"
import uvm_pkg::*;/** 1. driver，transaction转为信号，然后驱动DUT；*/
`include "my_driver.sv"
/** 1. interface* 2. 与module同级* 3. 在class里，不能直接实例化，需要virtual interface。* 4. dut相连的components，都是信号级连接；除此之外，UVM其它components都是transaction事务级连接。*/
`include "my_if.sv"
/** 1. dut相连的components，都是

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《UVM实战》代码示例

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源代码理解：top_tb.v

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