quartusII 学习杂记

2017.3.20
1.FPGA中的软核的调用和初始化方法：tools --> megawizard plug-in manger
2.文件名和实体名一致，否则会出现报错。
3.生成器件的方式：选择File→Create∕update →Create Symbol File For Current File
4.创建原理图文件：new --> Block Diagram/Schematic File
5.在原理图中绘制图形：在原理图中双击空白处 --> project --> 选择元件
6.绘制完成原理图文件后，保存的文件名不能与之前的vhd文本文件名相同。并点击project --> set as top -->levelentity。

2017.3.26
1.IO口的驱动配置：pinplaner --> current strength
2.IO口的上下拉配置：assignment editor --> assignment name **wrong
3.IO配置的另一种方式：*.tcl脚本。tools --> tcl script
#RTL viewer的打开方法：tools --> NetlistViewers --> RTL viewer
4.RTL 一般在开始看新的工程的时候，从看RTL图，a.在元件例化时，检查链接性的正确性。b.对照代码和综合的电路，提高写代码的能力。3.有助于了解代码的架构。
5.在仿顺序的写法下，会生成状态机的RTL框图（状态之间有明确的跳转条件）
6.从RTL框图，跳转到对应的代码的方法：在RTL视图中，点中一个模块，鼠标右击，选locate->locate in design file.
7.状态机的写法：状态的赋值和信号的赋值分开，尽量在时钟沿下做信号的赋值操作，来防止意外的组合逻辑和锁存器的产生
。
8.PLL配置：speed gate和工艺有关，一般为默认。locked一般不用，arest一般也不用。其他就是设置分频，倍频，相位和占空比。netlist一般不创建。配置中的文件输出，*.bsf文件为原理图的标志文件，*.vhd文件为例化文件。
9.逻辑分析仪的使用方法：new（signaltap II logic analyzer file）
10.modsim中退出当前工程的指令，quit -sim。modisim中，run.do文件的写法及其注意要点（具体见文档）。
11.基本逻辑单元的RTL视图（数据选择器，累加器，if..else..语句，switch...case语句）1.

2017.4.11
1.在always表示组合逻辑时，在always块中被赋值的信号必须出现的always块中的敏感列表中，否则会出现透明器，综合器会发出警告。

2017.4.19
1.在进行quartus II的工程移动时，需要把IP核的部分（qip文件）重新生成，并加入到工程，需要把管脚配置文件（qsf文件，中的管脚部分移植导入）。

2017.4.20
1.通过assignments --> settings:SignalTapII Logic Analyzer，来Enable 或者 Disable SignalTap II。

2017.4.21
1.RTL Viwer为QuartusII对你code的初步认知结果，只能参考。maping之后才能确定QuartusII是如何实现。所以看Technology Miewer才更加的准确看出综合后的电路。

2017.4.24
1.程序需要下载到flash中时，需要file -> conver programing file，选器件型号，jic文件，将jof文件转换为jic文件。

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