【viterbi维特比译码】卷积码为（2,1,7）标准卷积码和维特比译码的FPGA实现

1.软件版本

MATLAB2013b,ISE14.7,modelsim10.1c
2.本算法理论知识

卷积码为（2，1，7）标准卷积码，约束长度为7比特，码生成矢量,(反相后输出)，该码型共有64个状态。（2，1，7）卷积码的编码结构图如图1所示，该编码器中的寄存器的初值全为0，，输入1比特，根据生成多项式进行运算后，得到2比特的输出，输出后移位寄存器向右移位一次，并重复编码过程。

（2，1，7）卷积码译码过程的总体结构可分为4个子模块，分别是分支度量模块，加比选蝶形运算单元，幸存路径存储单元和回溯译码单元。

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