1.clock gating cell

clock gating cell 是用data signal 控制clock信号的cell，它被频繁地用在多周期的时钟path，可以节省功耗。
常见的clock gating cell有ICG cell(integrated clcok gating cell)和clock gating logical cell 。现在一般libary库里都带有ICG cell了，clock gating logical cell 已经不常用了。
ICG由一个latch(低电平有效)和一个与门(gating cell，也可以是或门)组成。ICG可以过滤掉en信号中的毛刺信号。

通常，clock gate 上的setup会比较难收敛，因为对于clock gate的timing path，天然会穿在skew k；clock tree 必然不balance。在实际设计中，我们一般会将clock gate单元放在寄存器附近以减少skew。也可以采用set_clock_gating_check，加大对clock gating timing 的约束。

2.clock gating 的timing violation

在CTS和routing之后会出现clock gating 的timing violation，有两个命令：
set_clock_gating_check
purge_clock_gating_check
这两个命令在Aguda中使用：
在place之前
set_clock_gating_check
在CTS之后
purge_clock_gating_check
原理分析：
CTS之前设clock gating check为了弥补clock tree，ICG cell的latency较短，所以加一些余量,将这个参数过约束到icg的setup，就可以弥补icg clock tree过短的问题
CTS之后purge_clock_gating_check并不是不让tool做ICG timing check,而是用library的gating check的值
在Aguda工具中的操作：
place之前：

CTS之后：

参考：
https://blog.csdn.net/Tao_ZT/article/details/102456852
https://blog.csdn.net/zhenggege_11/article/details/106004401
https://blog.csdn.net/zhenhuagege/article/details/102837173

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1.clock gating cell

2.clock gating 的timing violation

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