不定项选择题

1.下面关于PLL电路表述正确的是:BC
A. PLL属于模拟电路，无法用全数字电路实现
B. PLL相对于参考时钟，可以输出分频、倍频、分数频的时钟
C. PLL输入的参考时钟jitter，在PLL输出时会变大，也有可能变小
D. PLL的jitter值等于同步数字电路中clock uncertainty的设定值
解析:A选项—PLL可以用数字电路实现；D选项—clock uncertainty是pre_layout设置的，用来建模不确定性。包括jitter + skew + margin；C选项—jitter在线路传输过程中也会被改变。

2.如图所示时序路径示意图，椭圆表示组合逻辑，FF1/FF2表示寄存器，A表示数据输入端口，CLK表示时钟输入端口，Z表示数据输出端口，下图选项描述正确的是:BCD
A.只要在端口CLK上创建时钟，即可约束A->Z之间的组合逻辑的延时
B.只要在端口Z上设置输出延时，即可约束FF2->Z之间的组合逻辑的延时
C.只要在端口CLK上创建时钟，即可约束FF1->FF2之间的组合逻辑的延时
D.只要在端口A上设置输入延时，即可约束A->FF1之间的组合逻辑的延时

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