使用Vivado生成ADI的ADC例程(以AD9680为例)
最近要使用FPGA来采集adc AD9680的数据,看到ADI官网有使用AD9680的EVM板子,就希望生成工程来用。
生成例程的过程比较曲折,记录一下。
- 官方例程路径 AD-FMCDAQ2-EBZ 开发板资源主页 在页面下方下载全部的资源库,后续根据指引自己make生成工程文件
- 下载并解压资源文件,解压后如下:
- 接下来按照官方的指引一步步生成 工程文件
- 参考的官方指引连接:例程生成指导
- 主要是参考TCL构建
- 大概步骤如下: 进入开发板对应的文件夹->搜索.tcl文件对应的库->生成各层的工程->综合各个工程到开发板的示例程序
- 接下来就可以开始了,
cd c:/github/hdl/projects/daq2/zc706 注意:此处的文件路径一定要根据自己实际存储的文件路径以及对应开发板型号修改 source ../../scripts/adi_make.tcl adi_make::lib all若出现报错: ERROR: vivado version mismatch; expected 2020.1, got 2018.3. This ERROR message can be down-graded to CRITICAL WARNING by setting ADI_IGNORE_VERSION_CHECK environment variable to 1. Be aware that ADI will not support you, if you are using a different tool version.修改hdl-master\library\scripts下的adi_ip_xilinx.tcl文件,消除版本检查报错,将此处0改为1即可
到此,所需的库全部生成完毕
- 接下来就将生成的库综合,生成开发板可以直接使用的工程文件。
此处有一个bug(姑且认为是bug吧),在vivado界面下的TCL console输入source ./system_project.tcl
命令会导致程序闪退,
我们就使用命令行来输入
- 命令行输出后回车,就可以在C:\github\hdl-master\projects\daq2\kcu105 文件夹下看到整个工程目录了,打开即可
使用Vivado生成ADI的ADC例程(以AD9680为例)相关推荐
- FPGA 学习笔记:Vivado 生成的 Bitstream bit 文件 超大的解决方法
前言 最近学习FPGA,使用Vivado,照着开发板例程,写了个流水灯的Verilog程序,配置好引脚约束后,下载到开发板,发现下载的速度有点慢,我一查看 生成的 bit文件,发现竟然接近11MB. ...
- Matlab生成dsp程序——官方例程学习
Matlab生成dsp程序--官方例程学习 写在下面的话 ADC-PWM例子学习 一.基本功能 二.生成代码分析 三.总结 写在下面的话 还是很建议大家多去学习官方例程的,真的能够收获到很多很多 ...
- 为什么在用Vivado生成存储器配置文件时找不到相应型号的Flash芯片呢?
为什么在用Vivado生成存储器配置文件时找不到相应型号的Flash芯片呢? 是Vivado版本文件?Vivado没装全?到底怎么回事? http://group.chinaaet.com/279/5 ...
- Vivado生成bit文件布局失败解决
1.1 Vivado生成bit文件布局失败解决 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)Vivado生成bit文件布局失败解决: 5)结束语. 1.1.2 本节引 ...
- Vivado生成bit文件报错彻底解决
1.1 Vivado生成bit文件报错彻底解决 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)Vivado生成bit文件报错彻底解决: 5)结束语. 1.1.2 本节引 ...
- Vivado生成bit文件出现error解决
1.1 Vivado生成bit文件出现error解决 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)Vivado生成bit文件出现error解决: 5)结束语. 1.1 ...
- 未指定的IO标准导致vivado生成bit文件报错
1.1 未指定的IO标准导致vivado生成bit文件报错 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)未指定的IO标准导致vivado生成bit文件报错: 5)结束 ...
- FPGA资源不足导致vivado生成bit失败
1.1 FPGA资源不足导致vivado生成bit失败 1.1.1 本节目录 1)本节目录: 2)本节引言: 3)FPGA简介: 4)FPGA资源不足导致生成bit失败: 5)结束语. 1.1.2 本 ...
- Vivado生成及仿真网表文件
Vivado生成及仿真网表文件 1- 将子模块设置为顶层模块 - 右键Set as top 2-将该顶层模块设置综合属性 Options中将-faltten_hierarchy设置为full属性(意思 ...
最新文章
- 精通JavaScript(重点内容笔记)更新中...
- SpringBoot - 优雅的实现【参数校验】高级进阶
- 成功解决 python 不是内部或外部命令,也不是可运行的程序或批处理文件
- ylb:表的结构的修改和基本约束
- 永洪bi_案例分享!永洪BI助力知名三甲医院数字化转型升级
- form 表单字段 autocomplete 设置为off 后仍然无效的解决方法
- Demo分享丨看ModelArts与HiLens是如何让车自己跑起来的
- python dataframe遍历_在pandas中遍历DataFrame行的实现方法
- javascript中定时器interval的使用
- 基于Bootstrap的后台通用模板
- python列表去重_python列表的去重
- Mendeley Destop引用格式自定义调整
- 前端H5面试题Js:JavaScript字符串的常用方法有哪些?
- Windows操作系统----安全机制----Token
- IEEEtran Latex模板五作者排版问题
- 删除/卸载干净红蜘蛛的.exe和.dll文件
- Excel换行显示的几种方法,你知道吗?
- 深度Linux修改分辨率6,Deepin 修改自定义分辨率
- python计算多边形的面积并保留两位小数_Python计算任意多边形面积算法
- 2345浏览器怎么换主页 2345浏览器换主页教程