一、Verilog中的变量

Verilog 语言中主要的两种变量类型

1、线网型：表示电路间的物理连接；
2、寄存器型： Verilog 中一个抽象的数据存储单元。

线网型和寄存器类型具体又包含很多种变量，线网型变量最常用的变量就是 wire，而寄存器型最常用的变量是 reg。 wire 可以看成直接的连接，在可综合的逻辑中会被映射成一根真实的物理连线；而 reg 具有对某一个时间点状态进行保持的功能，如果在可综合的时序逻辑中表达，会被映射成一个真实的的物理寄存器，而在 Verilog 仿真器中，寄存器类型的变量通常要占据一个仿真内存空间。

因此在设计逻辑的时候要明确定义每个信号是 wire 还是 reg 属性。凡是在 always 或initial 语句中被赋值的变量（赋值号左边的变量），不论表达的是组合逻辑还是时序逻辑，都一定是 reg 型变量；凡是在 assign 语句中被赋值的变量，一定是 wire 型变量。

二、标量（Scalar

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