注: 本文章最初是基于Vivado 2017.4 版写的, 当时写的有些粗糙, 现在重新更新完善一下. Vivado版本更换为2020.2. 文章部分内容主要参考自Xilinx 官网提供的用户向导手册.

参考:

Vivado Design Suite User Guide: Getting Started
Vivado Design Suite User Guide: Design Flows Overview

Vivado 设计套件概述

Vivado 设计套件是什么?

Vivado 设计套件用于进行 7 系列, UltraScale 系列, Versal 系列器件, Zynq-7000 SoC, Zynq UltraScale+ MPSoC 器件的设计开发. 这些器件与原有的FPGA芯片相比, 硬件资源更丰富, 并添加了许多新技术, 如: 堆叠硅互连(SSI)技术，高达28G字节的高速I/O接口, 微处理器和外设硬核, 模拟混合信号等等. Vivado 设计套件涉及了对这些器件设计, 仿真, 综合, 实现到下载, 调试各个环节, 并在各个环节提供了各类优化工具, 用来对器件的时序, 使用率, 功耗等进行快速优化.

Vivado 设计套件用来取代 ISE设计套件. 与ISE设计套件由一系列单一的工具(如: Project Navigator, Xilinx Synthesis Technology (XST),Timing Constraints Editor, ISE Simulator (ISim), ChipScope Analyzer, XilinxPower Analyzer, PlanAhead design tool等)组成不同, Vivado设计套件将这些功能都集成在了一起, 并采用共享内存的方式, 实现整个设计过程的数据模型共享, 而不需要刻意地读写和转换各种中间文件.

Vivado 设计套件中的所有工具都采用工具命令语言(Tcl)接口. 并且Vivado 集成开发环境(IDE)中涉及的所有命令和选项都可以通过Tcl命令获取和执行，这是Vivado设计套件的图形用户界面(GUI)，可以通过Tcl访问.

通过以下方式, 可以与Vivado 设计套件进行交互:

Vivado IDE中的图形化操作
在Vivado IDE中的Tcl Console 窗口或Vivado Design Suite Tcl Shell中运行Tcl命令或脚本
图形化操作和Tcl命令混合

Vivado 系统级设计流程

本教程包含的内容如下:

vivado 开发教程(一) 创建新硬件工程
vivado 开发教程(二) 使用IP集成器
vivado 开发教程(三) 在SDK中创建应用工程
vivado 开发教程(四) 行为仿真

其他内容会陆续添加,敬请期待. 谢谢支持(*^▽^*)

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