VHDL 四选一数据选择器

---------------------二选一数据选择器 底层文件-------------------------------
LIBRARY IEEE;
USE ieee.std_logic_1164.ALL;ENTITY MUX ISPORT (A, B, S : IN STD_LOGIC;Y : OUT STD_LOGIC);
END MUX;ARCHITECTURE ART1 OF MUX IS
BEGINY <= A WHEN S = '0' ELSEB;
END ART1; -- ART1---------------------VHDL 主文件-------------------------------
LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;
USE IEEE.std_logic_unsigned.ALL;ENTITY LED ISGENERIC (LIMIT : INTEGER := 255);PORT (sys_clk : IN STD_LOGIC;--sys_rst_n : OUT STD_LOGIC;MY_LED : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);MY_KEY : IN STD_LOGIC_VECTOR(7 DOWNTO 0);BOARD_LED_RED : OUT STD_LOGIC;BOARD_LED_GREEN : OUT STD_LOGIC;BOARD_LED_BLUE : OUT STD_LOGIC;------------四选一数据选择器---------------D0, D1, D2, D3 : IN STD_LOGIC;S0, S1 : IN STD_LOGIC;Y : OUT STD_LOGIC);
END ENTITY LED;ARCHITECTURE BEV OF LED ISSIGNAL buff : BIT_VECTOR(7 DOWNTO 0) := "11111110";SIGNAL CLK_Counter : INTEGER := 0;SIGNAL MY_CLK : STD_LOGIC := '0';SIGNAL A, B : STD_LOGIC;CONSTANT TIME_1s : INTEGER := 24000000; ---1sCONSTANT TIME_05s : INTEGER := 12000000; ---0.5s----------------------上升沿函数------------------------------FUNCTION positive_edge(SIGNAL s : STD_LOGIC) RETURN BOOLEAN ISBEGINRETURN(s'event AND s = '1');END FUNCTION positive_edge;----------------------下降沿函数------------------------------FUNCTION falling_edge(SIGNAL s : STD_LOGIC) RETURN BOOLEAN ISBEGINRETURN(s'event AND s = '0');END FUNCTION falling_edge;---------------------元件例化---------------------------------COMPONENT MUX ISPORT (A, B, S : IN STD_LOGIC;Y : OUT STD_LOGIC);END COMPONENT;BEGINU1 : MUX PORT MAP(D0, D1, S0, A);U2 : MUX PORT MAP(A => D2, B => D3, S => S0, Y => B);U3 : MUX PORT MAP(A, B, S1, Y => Y);
END ARCHITECTURE BEV;

VHDL 四选一数据选择器相关推荐

VHDL四选一数据选择器和基本触发器的设计
主要内容: 本设计主要是利用超高速硬件描述语言VHDL对四选一数据选择器和基本触发器电路进行编程实现. 四选一数据选择器应该具备的功能:在选择信号的作用下,从输入通道中选择某一个通道的数据作为输出. ...
Verilog二选一数据选择器
//二选一数据选择器module mux2_1(a0,a1,s,f) input a0,a1,s; output f;//默认是wire(线)变量 assign f=(s)?a1:a0;//assig ...
Verilog VHDL三种建模描述方式——2选1数据选择器
标题Quartus II 标题 Verilog VHDL三种建模描述方式--2选1数据选择器 1,结构化描述方式: 是使用实例化低层次模块的方法,即调用其他已经定义过的低层次模块对整个电路的功能进行描 ...
VHDL实验一：2选1数据选择器（绘制原理图）
一.实验要求 2选1数据选择器输入信号:两个数据源a和b,选择端s.输出信号:选择输出端y.利用选择端s对输出端进行控制.达到2选1数据选择器的效果. 二.实验内容 1．二选一数据选择器的原理图: ...
FPGA（1）--VHDL--6选1数据选择器
文章目录一.实验目的二.实验内容三.实验设计四.实验结果及仿真五.实验思考与总结一.实验目的掌握用VHDL语句进行组合电路设计的方法,并熟悉程序的编译.调试与波形图的仿真. 二.实验内容 ...
FPGA（3）验证数字逻辑（与门、与非门、二选一数据选择器、2-4译码器、半加器、全加器）
目录一.验证与门二.验证与非门三.验证二选一数据选择器四.验证2-4译码器五.验证半加器六.验证全加器 0.初始化定义 1.第一个半加器 2.第二个半加器 3.得到最终进位Co 代码 0决 ...
Quartus II使用说明（Verilog HDL二选一数据选择器）
<可编程数字逻辑电路设计>课程中Quartus II软件的使用说明 VHDL和Verilog HDL不一样. 1.新建文件夹,里面包含5个子文件夹(doc/img/prj/rtl/test ...
# Quartusll采用IF设计二选一数据选择器及仿真
Quartusll采用IF设计二选一数据选择器及仿真软件Quartusll9.1 没有软件的小可爱先来领取资源哈~~(9版本以后就不自带仿真) 链接:https://pan.baidu.com/s/ ...
4片74151扩展为32选1数据选择器
在做较为复杂的电路设计时, 比如设计过程包含对于5变量逻辑函数的实现, 此时若用大量的逻辑门来实现, 那无疑是耗时耗力的: 若直接用32选1数据选择器进行实现, 则只需对照真值表来接线即可, 这样免去 ...
Verilog——74HC151八选一数据选择器并扩展为16选1数据选择器
Verilog--74HC151八选一数据选择器并扩展为16选1数据选择器 74HC151的仿真设计思路采用行为级建模,根据74HC151八选一数据选择器的功能表编程即可. 代码实现设计模块 / ...

VHDL 四选一数据选择器

VHDL 四选一数据选择器相关推荐

最新文章

热门文章