QuartusII-项目工程的时序仿真

上一篇文章讲了功能仿真，图如下：

从上图看出，波形变化相对应。
接下来我们来进行一次时序仿真。
过程如下：
从上一个test项目中，给x一个随机信号，如下图：

产生的波形如下：

之前所做的只是功能仿真，就是验证我们的设计在逻辑上有无问题，而没有考虑时序、资源等问题，而实际上工作中的FPGA设计是一定要考虑这些问题的。在时序仿真之前需要对设计进行布局布线、适配及时序分析等操作。选择Processing->Start Compilation或进行全编译。由于之前是功能仿真，现在时序仿真需要对仿真设置进行修改。选择Assignments->Settings或者单击进行项目工程的设置。把Simulation Mode下拉列表框选择timing，点击仿真按钮进行时序仿真。如下图所示：

之前仿真波形都是对应的，现在确实这种情况，为什么两种仿真结果差别很大呢？由于之前做的波形输入信号和输出信号几乎都是同时变化的，它们之间没有延时；而后面输出信号y相对输入信号x有一段时间的延时，这就是加入了器件延时等相关时序信息后的时序仿真波形。进行FPGA设计通常先进行功能仿真再进行时序仿真，这样节省更多全编译时间。

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