两位数码管显示

目标：

共阳极数码管实现动态显示

实现过程规划（功能分解，分步实现）：

取得两位数0~99，
第一步，分成个位十位，
第二步，将个位十位转换为数码管编码，
第三步，数码管显示模块：
1.选通列高位，输出十位数码管编码；
2.选通列地位，输出个位数码管编码；

第一步：number_mod_module

将0~99数Number_Data分解为Ten_Data, One_Data

module number_mod_module
(CLK, RSTn,Number_Data,Ten_Data, One_Data
);input CLK;input RSTn;input [7:0]Number_Data;//0-99output [3:0]Ten_Data;output [3:0]One_Data;/*********************************/reg [31:0]rTen;//除法操作必须32reg [31:0]rOne;always @ ( posedge CLK or negedge RSTn )if( !RSTn )beginrTen <= 32'd0;rOne <= 32'd0;endelse beginrTen <= Number_Data / 10;rOne <= Number_Data % 10;end/***********************************/assign Ten_Data = rTen[3:0];assign One_Data = rOne[3:0];/***********************************/endmodule

第二步：smg_encoder_module

将十位个位数Ten_Data, One_Data转换为数码管编码Ten_SMG_Data, One_SMG_Data

module smg_encoder_module
(CLK, RSTn, Ten_Data, One_Data,Ten_SMG_Data, One_SMG_Data
);input CLK;input RSTn;input [3:0]Ten_Data;input [3:0]One_Data;output [7:0]Ten_SMG_Data;output [7:0]One_SMG_Data;/**********************共阳极低电平有效*****************/parameter _0 = 8'b1100_0000, _1 = 8'b1111_1001, _2 = 8'b1010_0100, _3 = 8'b1011_0000, _4 = 8'b1001_1001, _5 = 8'b1001_0010, _6 = 8'b1000_0010, _7 = 8'b1111_1000, _8 = 8'b1000_0000,_9 = 8'b1001_0000;/***************************************/reg [7:0]rTen_SMG_Data;always @ ( posedge CLK or negedge RSTn )if( !RSTn )beginrTen_SMG_Data <= 8'b1111_1111;//不显示endelse case( Ten_Data )4'd0 : rTen_SMG_Data <= _0;4'd1 : rTen_SMG_Data <= _1;4'd2 : rTen_SMG_Data <= _2;4'd3 : rTen_SMG_Data <= _3;4'd4 : rTen_SMG_Data <= _4;4'd5 : rTen_SMG_Data <= _5;4'd6 : rTen_SMG_Data <= _6;4'd7 : rTen_SMG_Data <= _7;4'd8 : rTen_SMG_Data <= _8;4'd9 : rTen_SMG_Data <= _9;endcase/***************************************/reg [7:0]rOne_SMG_Data;always @ ( posedge CLK or negedge RSTn )if( !RSTn )beginrOne_SMG_Data <= 8'b1111_1111;endelse case( One_Data )4'd0 : rOne_SMG_Data <= _0;4'd1 : rOne_SMG_Data <= _1;4'd2 : rOne_SMG_Data <= _2;4'd3 : rOne_SMG_Data <= _3;4'd4 : rOne_SMG_Data <= _4;4'd5 : rOne_SMG_Data <= _5;4'd6 : rOne_SMG_Data <= _6;4'd7 : rOne_SMG_Data <= _7;4'd8 : rOne_SMG_Data <= _8;4'd9 : rOne_SMG_Data <= _9;endcase/***************************************/assign Ten_SMG_Data = rTen_SMG_Data;assign One_SMG_Data = rOne_SMG_Data;/***************************************/endmodule

第三步：smg_scan_module

1.column_scan_module列扫描

前10ms选通高位，后10ms选通低位
Column_Scan_Sig选通数码管0,1

module column_scan_module
(CLK, RSTn, Column_Scan_Sig
);input CLK;input RSTn;output [1:0]Column_Scan_Sig;//选通数码管0,1/*****************************/parameter T10MS = 19'd499_999;//50M*0.01-1=499_999/************10ms计时*****************/reg [18:0]Count1;always @ ( posedge CLK or negedge RSTn )if( !RSTn )Count1 <= 19'd0;else if( Count1 == T10MS )Count1 <= 19'd0;elseCount1 <= Count1 + 19'b1;/*******************************/reg [1:0]t;always @ ( posedge CLK or negedge RSTn )if( !RSTn )t <= 2'd0;else if( t == 2'd2 )t <= 2'd0;else if( Count1 == T10MS )t <= t + 1'b1;/****************01、、10************/reg [1:0]rColumn_Scan;always @ ( posedge CLK or negedge RSTn )if( !RSTn )rColumn_Scan <= 2'b01;else if( Count1 == T10MS )case( t )2'd0 : rColumn_Scan <= 2'b01;//低电平有效，前10ms写左边数码管十位2'd1 : rColumn_Scan <= 2'b10;//低电平有效，后10ms写右边数码管个位endcase  /******************************/assign Column_Scan_Sig = rColumn_Scan;/******************************/endmodule

2.row_scan_module行扫描，

前10ms输出十位数码管编码
后10ms输出个位数码管编码

module row_scan_module
(CLK, RSTn, Ten_SMG_Data, One_SMG_Data,Row_Scan_Sig
);input CLK;input RSTn;input [7:0]Ten_SMG_Data;input [7:0]One_SMG_Data;output [7:0]Row_Scan_Sig;/*******************************/parameter T10MS = 19'd499_999;//50M*0.01-1=499_999/*******************************/reg [18:0]Count1;always @ ( posedge CLK or negedge RSTn )if( !RSTn )Count1 <= 19'd0;else if( Count1 == T10MS )Count1 <= 19'd0;elseCount1 <= Count1 + 19'b1;/*******************************/reg [1:0]t;always @ ( posedge CLK or negedge RSTn )if( !RSTn )t <= 2'd0;else if( t == 2'd2 )t <= 2'd0;else if( Count1 == T10MS )t <= t + 1'b1;/**********************************/reg [7:0]rData;always @ ( posedge CLK or negedge RSTn )if( !RSTn )rData <= 8'd0;else if( Count1 == T10MS )case( t )2'd0 : rData <= Ten_SMG_Data;//前10ms写十位2'd1 : rData <= One_SMG_Data; //后10ms写个位endcase/***********************************/assign Row_Scan_Sig = rData;/***********************************/endmodule

3.数码管组合显示模块smg_scan_module

输入十位个位数码管编码Ten_SMG_Data, One_SMG_Data输出行列控制字Row_Scan_Sig, Column_Scan_Sig

module smg_scan_module
(CLK, RSTn, Ten_SMG_Data, One_SMG_Data,Row_Scan_Sig, Column_Scan_Sig
);input CLK;input RSTn;input [7:0]Ten_SMG_Data;input [7:0]One_SMG_Data;output [7:0]Row_Scan_Sig;output [1:0]Column_Scan_Sig;/*****************************/row_scan_module U1(.CLK( CLK ),.RSTn( RSTn ),.Ten_SMG_Data( Ten_SMG_Data ), // input - from top.One_SMG_Data( One_SMG_Data ), // input - from top.Row_Scan_Sig( Row_Scan_Sig )  // output - to top);column_scan_module U2(.CLK( CLK ),.RSTn( RSTn ),.Column_Scan_Sig( Column_Scan_Sig ) // output - to top);/********************************/endmodule

第三步：组合模块，输入数字，显示数字

module exp07_top
(CLK, RSTn, Number_Data,Row_Scan_Sig, Column_Scan_Sig
);input CLK;input RSTn;input [7:0]Number_Data;output [7:0]Row_Scan_Sig;output [1:0]Column_Scan_Sig;/**************************************/wire [3:0]Ten_Data;wire [3:0]One_Data;number_mod_module U1//取模分成十位个位(.CLK( CLK ),.RSTn( RSTn ),.Number_Data( Number_Data ), // input - form top.Ten_Data( Ten_Data ), // output - to U2.One_Data( One_Data )  // output - to u2\\U2);/****************************************/wire [7:0]Ten_SMG_Data;wire [7:0]One_SMG_Data;smg_encoder_module U2//转码，将个位十位转成数码管对应的值(.CLK( CLK ),.RSTn( RSTn ),.Ten_Data( Ten_Data ), // input - from U1.One_Data( One_Data ), // input - from U1.Ten_SMG_Data( Ten_SMG_Data ), // output - to U3.One_SMG_Data( One_SMG_Data )  // output - to U3);/*****************************************/smg_scan_module U3(.CLK( CLK ),.RSTn( RSTn ),.Ten_SMG_Data( Ten_SMG_Data ), // input - from U2.One_SMG_Data( One_SMG_Data ), // input - from U2.Row_Scan_Sig( Row_Scan_Sig ), // output - to top.Column_Scan_Sig( Column_Scan_Sig ) // output - to top);/******************************************/endmodule

显示demo

module exp07_demo
(CLK, RSTn,Row_Scan_Sig, Column_Scan_Sig
);input CLK;input RSTn;output [7:0]Row_Scan_Sig;output [1:0]Column_Scan_Sig;/************************************/parameter T1S = 26'd49_999_999;//50M*1-1=49_999_999/************************************/reg [25:0]Count1;always @ ( posedge CLK or negedge RSTn )if( !RSTn )Count1 <= 26'd0;else if( Count1 == T1S )Count1 <= 26'd0;elseCount1 <= Count1 + 1'b1;/***************************************/reg [7:0]Counter_Sec;always @ ( posedge CLK or negedge RSTn )if( !RSTn )begin Counter_Sec <= 8'd0;endelse if( Count1 == T1S )beginif( Counter_Sec < 8'd15 ) Counter_Sec <= Counter_Sec + 1'b1;else Counter_Sec <= 8'd0;end/****************************************/exp07_top U1(.CLK( CLK ),.RSTn( RSTn ),.Number_Data( Counter_Sec ),.Row_Scan_Sig( Row_Scan_Sig ),.Column_Scan_Sig( Column_Scan_Sig ));/******************************************/endmodule

致谢VerilogHDL 那些事儿_建模篇

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