基于 FPGA 的以太网回环测试verilog实现UDP协议

verilog实现UDP协议：
该设计使用 UDP 协议，首先通过串口助手接收 PC 发送的 UDP 数据包，然后提取其中的数据部分并使用 UDP协议发回给 PC。

FPGA 首先接收上位机发送的 UDP 数据包，解析目标 MAC address 来确定是否为发给 FPGA 的数据包。如果是的话，将数据包的数据部分保存到 fifo 中。然后 FPGA 通过发送程序再把 fifo 的数据包发送回上位机。

下面是工程截图：

下面是程序的代码设计：
module UDP_MII_LoopBack(
input clk,
input Rst_n,

//MII 发送接口信号
input mii_tx_clk,
output [3:0]mii_tx_data,
output  mii_tx_en,//MII 接收接口信号
input mii_rx_clk,
input mii_rx_dv,
input [3:0]mii_rx_data,      output eth_rst_n,
inout eth_mdio,
output eth_mdc

);

测试代码：
`timescale 1ns/1ns

module UDP_MII_LoopBa

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