昨晚刚考完。感觉好难/(ㄒoㄒ)/~~

太久没看Verilog题目了。第一题的4-1MUX 就耗费我宝贵20min。第二题的脚本,完全不会。开头暴击。第三题好点,但是也不确定参数是否都对了。第四题,证明等价性,把组合逻辑转换成逻辑表达式,怕时间来不及,就没化简,匆匆说了功能一样,感觉要完。第五、六题,应该还好。第七题,会的都写上去了,timing report怎么看还是要复习复习。第八题的波形图,画的太匆忙,大体应该是对的。第九题,怎么优化,就记得useful skew了。第十题,没看懂,瞎画的时候,时间到了。

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