ZYNQ开发系列——为PS和PL的交互做准备

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ZYNQ开发系列——为PS和PL的交互做准备

我们使用ZYNQ的片子，肯定存在PS和PL交互的情况。一般来说大部分应用都是以PS为主机，PS通过地址管理着它所有的外设。

可以配置SPI外设
可以配置I2C外设
可以配置UART外设
可以配置网口外设
PS给每个外设分配一个地址空间进行管理。
那如果有些外设是要通过PL来实现呢，例如PS自带串口控制器只有2个，那如果项目中要使用三个呢，则需要通过AXI接口来与PL实现的串口进行通信，对这个AXI接口分配一段地址区间，那么在PS看来这个PL实现的串口也是它的一个外设了。
所以整个PL的逻辑都可以看成是PS的外设，通过AXI接口进行管理

为了创建AXI接口，PS需要配置一个Master AXI接口

配置了Master AXI接口后，我们需要一个AXI-INTERCONNECT进行中转

关于AXI-Interconnect的作用的描述，可以查询ug761文档关于AXI Interconnect Core Diagrams部分的内容

1、 AXI-Interconnect作为总线仲裁器，实现了总线通信，N Master模块与M Slave模块的通信，减少了相互间通信的复杂度
2、内部实现时钟域转换，不需要外部的过度干预
3、内部可以实现FIFO等，免去了很多场景下需要FIFO,Register，位宽转换，协议转换的需求。

尤其是这个协议转换，如下图的例子，如果我把M_AXI_GP0_0设置成 AXI4LITE的协议，会报错。从M_AXI_GP0接口出来的是AXI3的协议。

连接一个AXI-Interconnect后

把M00_AXI_0设置成 AXI4LITE的协议,则不会报错，AXI-INTERCONNECT模块自动做了AXI3到AXI4LITE的协议转换.

然后对M00_AXI_0进行地址分配，则可以使用了。
AXI4lite的协议需要在PL端进行实现。

如果想更加偷懒，那么则可以添加一个axi_bram_ctrl_0。这样axi_bram_ctrl_0模块帮我们做了协议处理以BRAM_PORTA_0端口输出则比AXIlite简单很多。

后面，我们为了详细了解AXI4lite协议，还是以自己手动连接的方式进行

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