IC验证中的force/release 学习整理（5）研究对 reg类型信号的影响

前面章节，我们学习了怎么查看force信号，以及怎么在基于UVM平台下对信号进行force操作。今天，我们细致的研究下，force 信号对 RTL 代码中reg类型信号的影响。

先看例子：下面的例子中，clk,rst ，counter 三个信号，均声明为 reg 类型变量。我们着重关注一下 counter[7:0] 信号，该信号8bit，是一个计数器。

`timescale 1ns/1ps
import uvm_pkg::*;
//`include "uvm_pkg.sv"
//`include "uvm_macros.svh"
module tb_top();reg clk,rst;reg [7:0] counter;initial begin
clk = 0;
forever #5 clk = ~ clk;
endinitial begin
rst = 1;
#30 rst = 0 ;
#25 rst = 1;endalways @ (posedge clk or negedge rst) beginif(!rst) counter <= 8'b0;elsecounter <= counter +1;
endinitial begin
run_test("helloworld_test") ;
endinitial begin
$fsdbDumpfile("tb_top.fsdb");
$fsdbDumpvars(0,"tb_top");
end
endmodule

UVM平台中的代码：

`ifndef HELLOWORLD_TEST
`define HELLOWORLD_TEST

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