【计算机硬件系统设计（华科）——MIPS CPU（Logisim 实现）】

前言
定长指令周期三级时序CPU
- 控制器设计
- - 时序部件设计
  - 控制信号设计
- 译码器设计
变长指令周期三级时序CPU
- 控制器设计
- - 时序部件设计
  - 控制信号设计
中断处理机制
- 中断控制信号设计
- 控制器设计
- - 时序部件设计
  - 控制信号设计
总结

前言

前文已经介绍了运算器、存储器以及单周期CPU的设计，本章将继续对三级时序（包括定长指令周期与变长指令周期）CPU进行分析与展示。

定长指令周期三级时序CPU

三级时序是指时序部件信号由周期、节拍和工作脉冲三级时序组成，为指令执行产生时序信号，控制部件根据组合条件形成相应的控制逻辑，再与时序信号组合产生所需的控制信号。

控制器设计

时序部件设计

设计时序发生器以循环产生周期电位、节拍电位，控制时序信号的产生。

根据指令周期流程图可将一条指令执行的周期划分为取指周期、计算周期（计算数据在存储器中的地址）以及执行周期。以所需节拍最多的取指周期为准，共需要3（3个周期）*4（4个节拍）=12个状态。

控制信号设计

使用硬布线设计方式设计控制器，通过时序发生器产生的时序信号，以及指令译码器根据具体指令形成的指令信号，设计简单的组合逻辑电路以生成控制信号。

由状态机产生状态信号，进行状态转换，时序发生器根据状态产生节拍信号，节拍信号与指令译码结果通过组合逻辑单元产生控制信号。

译码器设计

变长指令周期三级时序CPU

在定长指令周期三级时序设计中，有部分节拍处于空操作，造成机器性能的浪费。因此采用变长指令周期三级时序设计，使得机器周期和节拍数可以调整，减少空操作周期，以提升机器性能。

控制器设计

时序部件设计

控制信号设计

变长指令周期的设计主要在于时序部件的设计，根据指令译码信号确定具体指令的运行周期。

中断处理机制

在MIPS中断处理机制设计中，需要设计中断请求生成逻辑，当按动按键时可以产生对应的中断信号送CPU进行处理，不同的中断请求优先级不同，因此需要设计中断优先级仲裁逻辑，在存在多个中断请求时根据优先级先后送入CPU进行操作。设计中断响应周期，在指令执行完成到取指周期的空档中，需要插入一个判断是否存在中断请求的周期，当存在中断请求时转入中断响应周期，进行中断现场的保护并将中断服务程序地址送入PC寄存器，根据中断响应周期的设计增加对应的寄存器以及逻辑电路。在指令与控制信号设计中，应当增加开中断、关中断信号，以及中断返回指令。

分析单级中断的响应过程，在单级中断中，已在执行的中断程序不可被其他中断打断。当一条指令执行结束后进行判断，当存在中断请求时，进入中断响应阶段。首先进行关中断操作，防止被其他中断打断，其次将下一条指令地址当作断点进行保护，写入中断寄存器EPC，之后通过中断信号的识别将对应服务程序的地址写入PC开始执行中断服务程序。在执行前首先进行现场保护，对将会被中断程序使用的寄存器依次进行压栈防止数据丢失，再执行程序，执行结束后再进行现场恢复操作，将栈中数据依次写回寄存器，最后执行中断返回指令“ERET”，开中断，并将断点程序EPC写回PC寄存器，最后清除当前中断请求信号。

中断控制信号设计

控制器设计

时序部件设计

控制信号设计

设计同上。

总结

文章描述不尽详细，仅供各位读者进行设计参考。如果问题欢迎指正，共同探讨，相互学习。

祝各位端午安康，暑假快乐！

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控制器设计

时序部件设计

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