Educoder头歌单总线CPU设计(定长指令周期3级时序)(HUST)谭志虎 华中科技大学计算机组成原理实验计算机硬件系统设计
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本实训项目帮助学生理解定长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。
定长指令周期三级时序：
单总线CPU数据通路：
以上通路在电路框架中已经给出，同学们主要任务是设计硬布线控制器内部逻辑，并最终调试运行标准测试程序sort-5.hex。
任务关卡
第1关MIPS指令译码器设计
已完成
第2关定长指令周期—时序发生器FSM设计
已完成
第3关定长指令周期—时序发生器输出函数设计
已完成
第4关硬布线控制器组合逻辑单元
已完成
第5关定长指令周期—硬布线控制器设计
已完成
第6关定长指令周期—单总线CPU设计
链接：https://pan.baidu.com/s/1xZXZMl_J2TGjvvUQ4yYPGA?pwd=gexw
提取码：gexw
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