19，verilog之任务用法

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任务这个功能要比函数的功能强大许多，理论上来说，函数可以被任务取代。

Verilog中任务的声明如下：

task task_name(ports_list);……endtask

Verilog中任务的简单例子如下：

task and(input a, input b, output result);……endtask

Verilog中任务的调用格式如下：

task_name(input_variable1, input_variable1,……);

Verilog中任务的调用例子如下：

and(a, b, result);

在书写任务的代码时，需要强调以下几个原则：

1，任务的输入、输出端口和双向端口数量不受限制，甚至可以没有输入、输出

2，任务定义的描述语句中，可以使用不可综合语句(比如延迟控制语句)，但这样会造成该任务不可综合

3，在任务中既可以调用其他任务或函数，也可以调用自身

4，在任务定义结构中不能出现initial和always过程块

5，任务调用语句只能出现在过程块内

6，任务调用语句和一条普通的行为描述语句处理方法一致

7，函数结构中不能使用任何形式的时间控制语句(#, wait等)，也不能使用disable中止语句

8，可综合的任务只能实现组合逻辑

下面给出具体的任务应用的代码，包括调用函数，我们在应用时依葫芦画瓢就行：


module function_total(input clk,input rst,input [7:0] width,output  reg[16:0] area
);
//
function[15:0] circle(input [7:0]diameter);begincircle= (24'd201 * {16'h0, diameter}*{16'h0, diameter})/256;end
endfunctionfunction[15:0] square(input [7:0] width);beginsquare= {8'h0, width}*{8'h0, width};end
endfunction
//
task total(input [7:0] width, output [16:0]area);beginarea<= {1'b0, square(width)} + {1'b0, circle(width)};end
endfunction
///
always @ (posedge clk or negedge rst)if(!rst)area<= 17'd0;elsetotal(width,area);
endmodule

任务同函数一样可以被多次调用，也可以在关键字task后加automatic实现变量地址空间的动态分配。

参考文献：

1，verilog传奇——从电路出发的HDL代码设计

2，verilog编程艺术

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