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发送时间: 2005年7月9日 8:30

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主题: [博客园留言通知]有没有《微型计算机技术》的课后习题答案

留言标题: 有没有《微型计算机技术》的课后习题答案

留言内容:

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如题

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发送者: 郭

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IP Address: 221.1.162.189

是这个吗？？

问答题答案

问答第1题

从功能上看，8086 CPU分为执行单元(EU)和总线接口单元(BIU)两部分。 BIU为EU完成全部的总线操作，根据EU的命令控制数据在CPU和存储器或I/O接口之间传送。BIU由下面的五种功能单元组成：

●段寄存器(均为16位) CS：代码段寄存器，存放程序段地址； DS：数据段寄存器，存放数据段地址； ES：扩展段寄存器，存放辅助数据段地址； SS：堆栈段寄存器，存放堆栈段地址。

● 指令指针寄存器(16位)IP寄存器用于存放程序段的偏移量。

●地址加法器(20位)地址加法器用于根据逻辑地址计算20位物理地址。

●6字节的指令队列 指令队列可存放多条指令，用于指令预取。

●I/O控制电路 I/O控制电路实现I/O的控制逻辑，产生相应的控制信号。 执行单元EU从BIU的指令队列得到指令以后，完成对指令的译码、执行并回写结果。当EU需要操作数时，便申请BIU访问存储器并向BIU提供段偏移地址。此外它还具有管理寄存器等功能。EU由以下单元组成：

通用寄存器(16 位) AX：用作累加器； BX：一般用作基址寄存器； CX：常常作为计数器； DX：多用作辅助累加器 AX、BX、CX和DX都是16位寄存器，可是它们都可以分别作为2个8位寄存器使用。

专用寄存器(16 位) BP：基数指针寄存器 SP：堆栈指针寄存器 SI：源变址寄存器 DI：目的变址寄存器

标志寄存器Flag(16 位)

算术逻辑单元ALU

执行单元的控制电路 EU和BIU协同工作，形成指令级的流水线。EU总是从指令队列的队首得到指令。BIU在EU执行指令的同时，不断从存储器顺序读取一条或多条指令，陆续将指令队列添满。这样，EU就可以连续执行指令，实现指令级的流水作业，大大提高了CPU的工作效率。 如果按照指令的执行过程将CPU功能单元进行更细的划分，即按照从内存取指→ 对指令译码→ 读取内存中操作数(指令需要操作数时)→ 执行指令→ 回写执行结果(必要时再次访问存储器)这样的步骤执行指令，采用一定的技术使每个步骤执行时间大致相等，则有可能实现5级流水，这样流水线每个时钟周期可以执行一条指令，将更大程度提高CPU的工作效率。当然这样的细分是建立在硬件速度发展的基础上的，实际上，直到80486才真正实现了5级流水。

问答第2题

0101 0100 0011 1001

+ 0100 0101 0110 1010

————————————

1001 1001 1010 0011

状态标志： CF：进位标志。最高位没有往前进位，所以CF=0 PF：奇偶标志。低8位所含的1的个数为4，即偶数个，所以PF=1 AF：辅助标志或半进位标志。第三位往第四位产生了进位，所以AF=1 ZF：零标志。运算结果本身不为0，所以ZF=0 SF：符号标志。运算结果最高位为1，所以SF=1 OF：溢出标志。低位往最高位产生了进位，而最高位没有往前产生进位，表示已溢出，所以OF=1 控制标志寄存器内容通常是用特定指令设定与清除的。

问答第3题

8086有20位地址线，故具有1M空间的寻址能力。8086采用了将存储器分段的技术用16位寄存器提供的信息来实现1M空间的存储器寻址。段地址由段寄存器给出，段寄存器内容左移4位得到20位的地址，就是该存储器段的起始地址。20位段起始地址加上16位偏移量，便得到存储器的20位物理地址。物理地址的计算是由地址加法器完成。从逻辑地址到线性地址的计算过程涉及到的寄存器有：段寄存器CS、DS、ES、SS；偏移量寄存器IP、BP、SP、SI、DI和BX。

问答第4题

所谓地址/数据总线复用，就是说在同一组总线上，某一时刻出现的是地址信息，而在另一时刻出现的却是数据信息，这就是总线的分时复用。为了不至于混淆两种不同类型的信息，8086规定，地址信息在总线周期的T1状态出现，而数据信息在T3状态出现。因此，将一个总线周期分成4个状态，能使得总线复用很好实现。

问答第5题

为了便于组成不同规模的系统，在8086芯片中设计了两种工作模式，即最小模式和最大模式。两种工作方式的主要特点是： 最小模式：系统中只有8086一个处理器，所有的控制信号都是由8086产生。往往用在组成基于8086 CPU的最小系统。 最大模式：系统中包含一个以上的处理器，比如包含协处理器8087或I/O处理器8089。在系统规模比较大的情况下，系统控制信号不是由8086直接产生，而是通过与8086配套的总线控制器8288等形成。

问答第6题

所谓三态即高电平状态、低电平状态和高阻状态。在计算机系统中，信号的传输是通过总线进行的。总线上往往连接有多个总线主设备，CPU、DMA或者多个CPU。或者说系统通常是包含DMA控制器的系统或者是多主系统。在这种系统中，每一个时刻只能有一个总线主(或控制器)占用总线，其他总线主(或控制器)输出的地址、数据、控制信号必须浮空(处于高阻状态)，这样系统才能正常工作。反之，如果信号只有两种状态，连在总线上的不同总线主输出信号状态不一致，信号相互钳制，系统便无法工作。

问答第7题

BHE#/S7是数据总线高8位使能和状态复用信号输出。在总线周期T1状态，如果BHE#有效，表示数据线上高8位数据是有效的，相当于地址选择信号。在T2～T4状态BHE#/S7 输出状态信息S7，S7在8086中未做实际定义。为了保正CPU对存储器和I/O端口的正常读/写操作，需要锁存器对BHE#信号进行锁存。在总线周期的T1状态，AD15～AD0以及BHE#上是CPU发出的地址信息和使能信息，到T2或T3周期地址信号撤消切换为数据或状态信息。因此必须将地址信号锁存，使它们的有效时间能覆盖数据有效的时间。CPU在发地址的同时，地址锁存使能信号ALE有效，表示地址已经准备好。通常利用ALE信号的下降沿将地址锁存在地址锁存器8282中。

问答第8题

中断向量，就是中断处理程序的入口地址，每个中断类型对应一个中断向量。在8086系统中，将内存低地址段的0～3FFH区域保留，用来存放中断向量，我们称这段区域为中断向量表。在中断向量表里，每个中断向量占4个存储单元。其中，前两个单元存放中断处理程序入口地址的偏移量IP，低位在前，高位在后。后2个单元存放中断处理程序入口地址的段地址CS，同样也是低位在前，高位在后。CPU根据中断类型码，将其值乘以4，便得到存放中断向量的入口地址，取出中断向量，转入相应的中断服务程序。

问答第9题

类型号为208的中断所对应的中断向量存放在0000：0340H开始的4个单元中，0340H是由4×208=832(340H)得到的。在中断向量表里，每个中断向量占4个存储单元。其中，前两个单元存放中断处理程序入口地址的偏移量IP，低位在前，高位在后。后2个单元存放中断处理程序入口地址的段地址CS，同样也是低位在前，高位在后。因此0340H、0341H、0342H、0343H这4个单元中的值分别为10H、20H、30H、40H。

问答第10题

进入中断处理程序，需要进一步保护现场，即将CPU某些寄存器的内容推入堆栈。与前面的保存标志寄存器和保存断点不一样，只有那些中断处理程序将要用到的寄存器需要保存。

问答第11题

将TF标志清零是为了避免单步中断的中断处理程序也以单步的方式执行。将IF清零是为了能够在中断响应过程中暂时屏蔽外部其他中断，以免在中断的响应过程就又被另一个中断请求打断。CPU开始响应这个中断请求后，要依次经历如下步骤： a) CPU向INTA#管脚上发两个负脉冲，外设接口接到第二个负脉冲后，立即往数据线上给CPU发去中断类型码，CPU从数据总线上读取中断类型码，并存入内部暂存器； b) 将标志寄存器的值压入堆栈，以便在返回主程序时恢复； c) 将标志寄存器的单步标志TF和中断允许标志IF清零； d) 将当前指令地址推入堆栈，保护断点； e) 根据前面得到的中断类型码，查找中断向量表，找到相应的中断处理程序入口，按中断处理程序入口地址更新CS、IP内容； f) 再次检测是否有NMI中断请求，如果有请求，进入NM1响应周期，否则，执行中断处理程序；检测TEMP的状态，如果TEMP为1，表示本次进入中断响应周期之前，TF状态为1，因此执行本次中断服务程序之前，进入单步中断响应周期，否则，执行中断处理程序； g) 执行中断处理程序； h) 中断处理程序执行完以后，由中断返回指令从堆栈弹出主程序指令指针IP和代码段寄存器CS，然后弹出标志寄存器的内容，并返回到原程序的断点处继续执行原来的程序。

问答第12题

8086有内部中断和外部中断共256种类型，如果有多个中断向CPU发出请求，CPU首先响应哪个中断由8086的中断优先级决定。中断优先级如下表所示，从下往上，优先级升高。其中INTR即可屏蔽中断虽然只有一根中断请求线，但是通过外部电路可以允许系统连接多个中断源。一般选用和CPU配套的可编程中断控制器来管理多个可屏蔽中断的中断优先级，为中断源向CPU提供中断向量。

8086中断优先级 除法错中断、断点中断、溢出中断、INT n指令中断

NMI

INTR

单步

所谓中断优先级是指当几个中断同时请求时，CPU首先响应优先级高的中断。如果不是同时发生，也就是说，当某一中断正在服务时，出现其他中断请求，该请求是否能被CPU响应，是否会发生中断嵌套，则取决于中断控制标志的状态，而与中断优先级无关(当然对于可屏蔽中断，由于中断控制器的存在，当某个可屏蔽中断的优先级高于当前正在处理的中断优先级时，中断控制器会让此中断通过而到达CPU的INTR端，是否能实现中断的嵌套取决于IF标志；反之，对级别较低的中断，中断控制器将给予禁止)。

问答第13题

并不能认为预取队列长度越长，处理器的流水线速度就越快。首先即使所有指令都是顺序执行的，如果CPU与存储器速度差距过于悬殊，那么系统速度的主要瓶颈仍然是存储器速度，加长预取指令队列长度不能从根本上缓和CPU与存储器速度之间的矛盾。进而，如果队列中包含分支指令，指令预取器本身无法辨别分支指令，当它取到分支指令以后，仍然继续预取分支指令顺序地址之后的指令。当分支指令到达执行级被执行以后，一旦产生了地址转移，预取指令队列中分支指令后的顺序地址指令就不再有用，指令队列就要被刷新，预取器将从分支指令转移的目标地址从新开始取指。因此，分支指令越多，预取队列的效率就越低。仅仅靠增加指令队列长度无法弥补分支指令发生转移时需要刷新指令队列所带来的时间损失问题。

问答第14题

与8086相比，Pentium采用了下列关键技术，大大提高了取指速度：

为了削弱存储器速度对微处理器执行单元的影响，预取指令队列的长度大大增加，从6byte增加到2×64byte。这样，可以更加充分的利用总线的空闲时间预取更多的指令，使得流水线充满。

采用Cache技术，克服存储器的瓶颈效应问题。将容量较小、速度较快的Cache(SRAM)和容量较大、速度较慢的主存储器(DRAM)连接在一起，通过存储管理机制，使小容量的高速缓存形成对大容量内存储器的地址映射，根据一定的算法将CPU最常用或最近要用到的指令或数据从内存装入Cache。这样，CPU访问Cache就像可以直接访问整个存储空间。并且将Cache向CPU内部集成，提高了二者之间互连总线的传输速度。

设计了两个彼此独立的Cache模块，即代码Cache和数据Cache。解决了需要同时取指与取操作数时对Cache访问的争用问题。

Pentium还采用了二级Cache技术，在内部Cache不命中时，可以访问CPU外部的第二级Cache，而不必直接访问DRAM，最大限度地减小了外部(CPU外部)慢速存储器对处理器性能的影响。

从Pentium开始，超标量技术被引入微处理器，可以并行执行指令装入、译码、执行、写回等步骤。超标量流水线使得Pentium的指令执行速度比80486提高一倍。

采用了分支预测技术对分支指令发生的可能性进行预测，对于那些预测正确的转移指令，可不必花费由刷新队列造成的时间开销。

CPU和内存进行数据交换的外部数据总线为64位，使一个总线周期的数据传输量提高一倍。

问答第15题

Pentium的超标量结构具有两条并行执行的流水线U和流水线V。一般情况下，两条流水线同步工作。流水线包括取指、译码1、译码2、执行、写回五个阶段，指令分5个流水步执行。每一个时钟周期执行两条指令。两条流水线各有一组译码单元和ALU。译码单元分为两级，译码级1具有两种功能，除进行分支指令预测之外，还要进行指令配对的检查。当有效的指令队列将两条指令分别送U和V流水线的译码级1时，配对检测逻辑对它们进行配对检查。如果这两条指令能够配对执行，那么它们可以被同时执行，译码级1将它们送到译码级2，U和V的译码级2同时计算两条指令的操作数地址。如果它们不能配对，则将V流水线中的指令被转移到U流水线中，这样两条指令在U流水线中被串行地执行。所谓配对规则，就是两条指令可以在两条流水线同时执行的基本条件。如果两条指令可以配对执行，那么它们在两条流水线执行的每一个步骤都是同步的，当一条流水线发生延时，另一条流水线等待。

问答第16题

支持分支预测机制的关键部件是分支目标缓冲器BTB(Branch Target Buffer)。分支目标缓冲器是一个256行4路组相联结构的Cache，它记录了已执行过的分支指令的信息。一条指令进入任意一条流水线以后，若它是分支指令，BTB就根据它的源存储器地址在Cache中查找，如果这条指令在BTB中有记录项，分支预测逻辑便以该记录项的历史信息为依据，预测转移发生的情况。历史记录为11表示转移强烈发生、10表示转移较弱发生，历史记录为01表示转移基本不发生、00表示转移强烈不发生。分支预测逻辑是这样进行预测的：若历史记录项为10或11则指示正向预测，预测该分支指令将发生转移，并指示预取器从记录在BTB中的该指令的转移目标地址开始取指令，切换到另一条指令队列顺序存放。若历史记录项为01或00则指示负向预测，分支预测逻辑预测该分支指令不会发生转移。分支指令到达执行级ALU以后，ALU将分支指令的执行结果反馈到BTB，BTB根据执行结果修正历史记录位，将发生转移的频度值增加或减少。不管分支预测逻辑预测是否发生转移，一旦预测错误，就必须清除两个指令队列，预取器要从正确的地址重新取指，这将会造成3－4个时钟的损失。

问答第17题

Pentium增加(或加长)的寄存器有： 1) 基本结构寄存器 l 通用寄存器：8个32位的通用寄存器EAX、EBX、ECX、EDX、ESI、EDI、EBP、ESP。 l 段寄存器：6个16位段寄存器CS、SS、DS、ES、FS、GS。其中DS、ES、FS、GS全都是数据段寄存器。可以将存储器的数据类型更仔细地划分。数据段可以分为现行数据模块、高级数据模块、动态建立的时间结构模块和共享数据模块。这样，在操作系统的管理下，程序可以安全访问不同类型的数据段。●标志寄存器：EFLAGS在原来标志寄存器的基础上增加了控制标志和系统标志，如控制标志I/O访问特权级别，操作模式嵌套任务标志(NT，保护模式下当前任务嵌套在另一个任务中)、虚拟模式标志(VM，允许或禁止虚拟8086模式)、虚拟中断标志和虚拟中断挂起标志(VIF、VIP，用于多任务环境)。

●指令指针：EIP为32位指针，它的低16位可以独立工作，CPU取指时EIP顺序指向下条指令的边界。 2) 系统级寄存器 l 存储管理寄存器。包括支持分段的段选择符和段描述符寄存器，即：

GDTR全局描述符表寄存器，存放全局描述符表的线性基地址和表的限长

IDTR中断描述符表寄存器，存放中断描述符表的线性基地址和表的限长

LDTR局部描述符表寄存器，存放局部描述符的选择子TR任务寄存器，存放某一任务描述符的选择子段寄存器CS、SS、DS、ES、FS、GS分别存放代码、堆栈和数据段的段选择符，由段选择符通过描述符表就能够找到段描述符进而得到段的基地址，加上偏移量最终得到线性地址。

●控制寄存器。Pentium处理器有5个控制寄存器CR0-CR4，控制系统级的操作。

CR0表示微处理器的操作方式和状态

CR1保留

CR2存放缺页的线性地址。在进行页面寻址时，如果产生缺页错误，该寄存器指示产生缺页异常的指令位置。

CR3存放页目录基地址

CR4存放一组允许多种结构扩展的标志。

●调试寄存器DR0-DR7(32bits)。用于系统的调试，其中DR0-DR3存放程序断点的线性地址。程序执行时，遇到断点地址产生断点异常中断。DR6是调试状态寄存器，存放上次异常中断时异常的状态。DR7为调试控制寄存器，可以控制断点的操作，包括断点允许和禁止位，设置断点的条件等。

●测试寄存器TR3-TR7

TR3-TR5(32bits) 存放CPU片内Cache的测试数据。

TR6(32bits) 是测试控制寄存器。

TR7(32bits) 是测试状态寄存器。

问答第18题

Pentium微处理器具有 4种工作方式： l 实地址方式。实地址模式用于系统的初始化。可以在实地址方式下进入保护模式和系统管理模式。Intel结构的实地址方式下可运行为Intel 8086、8088、80186和80188处理器编写的程序，也可运行为Intel 286、386、486、Pentium、P6等处理器编写的实地址方式程序。 l 保护虚拟地址方式。保护虚拟地址模式又叫做保护模式，80386以上处理器的存储管理及存储保护机制支持了保护虚拟地址模式。这一方式实现了系统程序与应用程序之间、各个应用程序之间以及程序与数据之间互相独立 l 虚拟8086方式。虚拟8086方式实质上是保护方式的一种功能，它并不是一种实际的处理器工作方式。虚拟8086方式可以在保护方式以及多任务的情况下运行8086的程序。该方式具有保护方式的任务属性，属于一种准操作方式。目的是为了让在8086方式下编制的软件在保护方式下仍然能够执行。任何汇编或编译的在Intel 8086处理器上运行的新程序或老程序，都可以在虚拟8086方式任务上运行。 l 系统管理方式。系统管理方式提供了一种对操作系统或用户透明的专用程序，实现了操作系统平台的专用功能，如电源管理，系统安全管理等。这些专用程序只能被系统固件所利用，专用代码的运行透明于操作系统。系统管理方式只有在外部中断SSMI＃有效时CPU保存了运行程序或任务的上下文关系之后，切入独立的系统管理程序的地址空间。

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