SV环境搭建基础知识整合①

概念：sv比verilog和vhdl的优势

1.抽象的数据结构描述可满足更高层面的验证需求

2.面向对象的软件变成方式提供了更好的模块性和封装性和复用性

3.完全基于软件化的侯建方式实现，独立于设计

4.约束化随机激励可提高回归测试的激励

5.功能覆盖率收集可量化功能验证点使验证进度更易于反映

一、数据类型

引入了新的数据类型logic，SV侧重于验证，其并不十分关心logic类型对于逻辑应被综合为寄存器还是综合网线。

与logic类型对应的数据类型是bit型，它们都可以用来构建矢量类型（vector）

其区别：1. logic为四值逻辑，即可表达为0、1、X、Z（偏向硬件）

2.bit为二值逻辑，只可以表达0、1（偏向软件）

四值：integer、reg、logic、net-type

二值：byte、shortint、int、longint、bit

eg：

logic[7:0] logic_vec = 8'b1000_0000;

bit[7:0] bit_vec = 8'b1000_0000;

byte signed_vec= 8'b1000_0000;

initial begin

$display("logic_vec = %d",logic_vec);

$display("bit_vec = %d",bit_vec);

$display("signed_vec = %d",signed_vec);

end

从仿真器得到的结果：

# logic_vec = 128

# bit_vec= 128

# signed_vec = -128

有符号：byte、shortint、int、longint、integer

无符号：bit、reg、logic、net-type

eg：如果有符号变量和无符号变量混用，会有意外错误

bit [8:0] result_vec;

initial begin

A_ok = signed_vec;

$display("@1 A_ok = 'h%x",A_ok);

A_ok = unsigned'(signed_vec);

$display("@2 A_ok = 'h%x",A_ok);

end

仿真结果：

# @1 A_ok = 'h180

# @2 A_ok = 'h080

总结：

1.A_ok被赋值为8'b1000_0000,表示有符号十进制数-128

2.A_ok = signed_vec，右侧有符号数-128被赋值左侧时，需要从8位扩展到9位，保证有符号数不变，将8'h80扩展成9'h180（均为-128），再给左侧

3.A_ok = unsigned'(signed_vec)，就没有上述比特位发生变化的问题

尽量在编码时保证操作符左右两侧符号一致！

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