QuartusⅡ开发alteraFPGA如何约束时钟（关于消除警告Timing requirements not met）

2024-05-08 21:49:52

很多没有系统学习FPGA开发的小伙伴可能在初学时不太在意时序约束，简单的项目工程可能不会有很大的影响，代码无误配脚正确基本上能成功运行。涉及到有多个时钟时如果不注意很容易弄混淆，加之没有进行时序约束，难以对错误位置进行定位。

由于博主也是野路子入门，有些地方理解可能有误，仅将自己的心得体会分享，希望能对初学者有所帮助。如有错误欢迎大佬指正。

下面进入正题

方法1：使用时钟约束向导

在我们综合完成后，如果没有进行时序约束会看到如下警告

打开 TimeQuest timing analyzer,单击Clocks可以看到时钟默认1000mhz，这显然是违例的。

选择要约束的时钟信号（我这里只有一个全局时钟），右键选择编辑时钟约束Edit Clock...

在此界面可以设置时钟的周期、上升沿的偏移、高电平维持时间等参数（可以自由选择约束信号，也可以仿照下面的sdc约束语句自己新建编辑.sdc约束文件），设置完成后点击Run

这时会提示约束过时（需要重新生成约束），右击左边空白区域，选择Regenerate生成新的约束

关闭此界面，会弹出是否保存该约束，选择yes，然后弹出保存文件名字，这里默认选择ok就行了。

然后我们重新综合，可以看到时钟变成我们所约束的频率（下方的红色警告是因为1我还没有约束管脚，与时钟无关）

方法2：直接编辑sdc文件

我们新建或者打开.sdc文件，新建方法如下

这里我用刚刚生成的sdc文件为例

和时钟相关的只有三组共计六条代码。第一条是约束单位纳秒精度小数点后三位，第二条是约束时钟名字、周期、高电平（逻辑1）维持时间段，第三到六条是约束时钟的不确定性（更趋近于真实情况，仿真会用到）。

我们只要掌握了约束语句编写规则，仿照着写，也可以对时钟以及引脚进行约束，这一点无论是quartus还是vivado都是相通的（vivado的约束文件后缀为.xdc）。

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