Verilog HDL中容易生成锁存器的两种情况
在Verilog HDL的程序设计中,有两种情况会生成锁存器。
第一种情况
在always块中使用if语句,但是没有else,这会导致当条件不成立时,没有其他语句可执行,使得被赋值的寄存器一直保持不变,”锁存“住。
第二种情况
Verilog HDL程序也会在case语句中没有使用default导致产生锁存器。当没有default时,如果条件无法在case的列表中找到与之对应的就会陷入”锁存“。
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