EDA 电子设计自动化VHDL系列课程8 – 脉冲信号发生器

本EDA系列介绍的系统环境是：

软件： VHDL编程语言；
工具： Quartus13.0
FPGA 芯片是： Cyclone III ： EP3C10E144C8
电路板细节在：添加链接描述

脉冲信号发生器 VHDL 示例有两种方法

1）基于分频器的脉冲信号发生器

先对高频时钟信号clk 进行分频，然后用 timer 保存脉冲宽度。会降低时间精度。但是可以慢速展示。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;ENTITY pulsegen ISPORT(PUL, clk: IN STD_LOGIC; q: OUT STD_LOGIC     );
END pulsegen;ARCHITECTURE one OF pulsegen IS
CONSTANT FP: INTEGER:= 39999999;
SIGNAL qb: INTEGER RANGE 0 TO FP;
SIGNAL timer: INTEGER RANGE 0 TO 800;
SIGNAL clock: STD_LOGIC;BEGINPROCESS(clk)BEGIN IF clk'EVENT AND clk = '1' THENqb <= qb + 1;IF qb = FP THEN  clock <= NOT clock; qb <= 0; END IF;END IF;END PROCESS;PROCESS(clock)BEGINIF clock'EVENT and clock = '1' THEN IF PUL = '1' THEN timer <= timer + 1;ELSIF timer > 0 THEN q <= '1'; timer <= timer -1;ELSE q <= '0'; END IF;  END IF;END PROCESS;END one;

1）基于时钟信号clk的脉冲信号发生器

该程序直接用clk 时钟频率计时，精度高些。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;ENTITY pulsegen ISPORT(PUL, clk: IN STD_LOGIC; q: OUT STD_LOGIC     );
END pulsegen;ARCHITECTURE one OF pulsegen IS
SIGNAL timer: INTEGER RANGE 0 TO 39999999; -- 根据需要调整BEGINPROCESS(clk)BEGINIF clk'EVENT AND clk = '1' THEN IF PUL = '1' THEN timer <= timer + 1;ELSIF timer > 0 THEN q <= '1'; timer <= timer -1;ELSE q <= '0'; END IF;  END IF;END PROCESS;END one;

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本EDA系列介绍的系统环境是：

脉冲信号发生器 VHDL 示例有两种方法

1）基于分频器的脉冲信号发生器

1）基于时钟信号clk的脉冲信号发生器

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