EDA 电子设计自动化VHDL系列课程7 – 分频器和计数器

本EDA系列介绍的系统环境是：

软件： VHDL编程语言；
工具： Quartus13.0
FPGA 芯片是： Cyclone III ： EP3C10E144C8
电路板细节在： https://blog.csdn.net/weixin_40935675/article/details/103316855

分频器和计数器的VHDL 示例

对频率较高的时钟信号clk 分频，产生低频 clock 信号，然后用q对其计数。在用mq 对信号q技术。因此 mq 的周期是 q 的 16倍。
其中有个状态信号 cout 表示分频成功与否，链接LED灯，可以看到变化的输出。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;ENTITY fenpinqi ISPORT( clk: IN STD_LOGIC;  cout: OUT STD_LOGIC;  q: BUFFER INTEGER RANGE 0 TO 15;   mq: BUFFER INTEGER RANGE 0 TO 15   );
END fenpinqi;ARCHITECTURE one OF fenpinqi IS
CONSTANT FP: INTEGER:= 39999999;
SIGNAL qb: INTEGER RANGE 0 TO FP;
SIGNAL clock, mclock: STD_LOGIC;BEGINPROCESS(clk)BEGIN IF clk'EVENT AND clk = '1' THENqb <= qb + 1;IF qb = FP THEN cout <= clock;  clock <= NOT clock;  qb <= 0; END IF;END IF;END PROCESS;PROCESS(clock)BEGINIF clock'EVENT AND clock = '1' THEN  q <= q + 1;IF q = 15 THEN mclock <= mclock;   q <= 0;  END IF;END IF;END PROCESS;PROCESS(mclock)BEGINIF mclock'EVENT AND mclock = '1' THEN  mq <= mq + 1;  END IF;END PROCESS;END one;

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