6.Verilog的always语句使用

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always语句包括的所有行为语句构成了一个always语句块。该always语句块从仿真0时刻开始执行其中的行为语句；最后一条执行完成后，再开始执行其中的第一条语句，如此往复循环，直到整个仿真结束。因此，always语句块常用于对数字电路中一组反复执行的活动进行建模。比如大家熟知的时间信号发生，每半个时钟周期时钟信号翻转一次。

通过always语句，可以实现赋值功能，延迟功能，下面对这两个功能的实现进行介绍分析：

`timescale 1ns / 1psmodule count(
input i_clk,
input i_rst,
output reg[9:0]o_count1,
output reg[9:0]o_count2,
output reg[9:0]o_count3
);always @(posedge i_clk or posedge i_rst)
beginif(i_rst)begino_count1 <= 10'd0;o_count2 <= 10'd0;o_count3 <= 10'd0;end
else

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