Physical Defects

short and open
transistor short and transistor open
DRC escape
具有多样性和复杂性的特点

Fault model

Fault model 建立数学模型 - abstraction of defect behaviour

Fault models represent diversity of VLSI defects
they should accurately reflect the behavior of defectsthey should be tractable
能够精确反应fault模型，并且能求解，易求解的才会被用于实际。

uses of fault models:
test generation
fault simulation
quality prediction
fault diagnosis

stuck at fault model 是最经典的fault model

Delay Fault Model

delay fault model：gate delay fault -input or output of a gate has a slow 0 to 1 or 1 to 0 transition. delay fault 又分为了下面两种：

1、gross gate delay -greater than system clock period(Transition Delay Faults)
因为某一个点的gross delay导致了整个芯片在这个频率上就不能正常工作了。
2、small gate delay()
每一个gate的input/output点都delay了一点点，导致了整条path在一个cycle不能完成传递。

Transition Delay Faults

下面再次提醒一下，整个电路现在相当于一个组合逻辑，因为实现了scan之后，现在的电路的每一个点都是可控制的。

Path Delay Fault

这种fault model是累加一条path上面每一个点的delay，因此自然这种delay包含了前面这种transition delay fault。
一个好的fault model除了要准确反应电路模型以外，还需要好求解。

思考：既然Path delay Fault model已经包括了Transition Delay Fault，那么为什么不用Path delay Fault model呢
问题集十分庞大，包含了PI-PPO，PPI-PPO，PI-PO，PPI-PPO这几种情况，里面的path非常多，远远大于了scan cell的点的数量，因此问题集非常庞大。而且更严重的问题是，我可能花了非常多的时间，然后得到一个converage很低的fault。需要注意不是每一个fault都能推出parttern，有时候是无法推出parttern的。
所以一个好的fault model要关注两个点：1、有可能问题集非常庞大 2、难度很高，converage很低。

在实际中，常用的是Transition Delay Fault model, 但有的时候会用Path delay Fault model来辅助。根据STA的结果，选出一些最糟糕的path出来，然后来生成Path Delay Fault。

IDDQ Faults

power的consumption通常有两部分：1、static 2、dynamic
晶体管是static的状态时候，无操作时候，静态漏电比较小。如果处于静态的时候，晶体管的电流还比较大，我就可以判断漏电流是有问题的。在90nm之前，晶体管漏电流比较小，但如今芯片本身漏电就大，所以不那么适用的。

https://www.baidu.com/link?url=fyWLU6KgY5eDNxBub9VWsnYioYq9_cikBLQOB1iM0LVyFfGfXkrBitYCVoMWd2oQNgZdRWeiNkON-N8Zt8k3Vnd0tGm7iTpkt4o6fByisKRdzVVXHoFh2E1Fxdg0xkBT&wd=&eqid=a1e2d10e00001cae000000045fc5fa1d

90nm以前的工艺IDDQ测试还比较好，但现在先进的工艺已经不用IDDQ了。

Fault collapsing

如上图所示，将会被collapse为3条。
Fault collapsing就是减少fault list的一种方法。
通过fault collapsing reduces the set of fault by about 50%
工具进行Fault collapsing的原理如下

上图中第一句话的意思就是对一条wire而言，连接gate的输出口的点与连接下一个gate输入口的点，这两个点的fault是一样的。注意如果是有多个fanout，这种是不等价的。
第二句话的意思是，一个gate由control值c决定，比如说一个与门，control值是0，也就是说只要一端是0了，整个输出就为0了，所以我们就说0是这个gate的control value，自然或门就是1。所以，首先我们确定下来了control值是什么，另外这个gate有没有inversion，如果有inversion，比如说与非门，那么i=1,这样我们就把c和i的值定义下来了，接下来就是关键，any s-a-c input fault is equivalent to output s-s-(c异或i) 比如说一个与门，SAF input A=0与输出端口SAF为0是等价的，SAF input B=0与输出端口为SAF0是等价的，因此，我们也可以看到总共有三个0分为了一个class。

如下图所示，我们经常说的与期望值对比，就是做异或，如果不一致，那么就输出1。下面是SAF推pattern的数学表达。

General ATPG Flow

D算法137

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