半加器 全加器 Verilog描述
半加器：半加器（半加就是只求本位的和，暂不管低位送来的进位数）
被加数 加数 进位 和数
全加器：全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。
由真值表化简方法：
根据真值表化简逻辑关系，以真值表内输出端“1”为准
第一步：从真值表内找输出端为“1”的各行,把每行的输入变量写成乘积形式;遇到“0”的输入变量上加非号。
第二步：把各乘积项相加,即得逻辑函数的表达式。
根据逻辑关系写Verilog ：加法用 或 关系 ；乘法用 与 关系
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