东北大学计算机组成原理题库(9)本站小编 福瑞考研网/2016-11-26

第十章知识总结

•  如果存储器中的任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关，这种存储器被称为随机存储器。如果存储器只能按某种顺序来存取，这种存储器被称为顺序存储器。

•  半导体存储器是随机存储器，磁带存储器就是顺序存储器，磁盘存储器是半顺序存储器。

•  有些半导体存储器的存储内容是不变的，即只能读出，因此被称为只读存储器(ROM)；既能读入又能读出的半导体存储器称为随机读写存储器(RAM)。

•  断电后存储信息消失的存储器，称为易失性存储器，也叫挥发性存储器，断电后仍能保存存储信息的存储器叫做非易失性存储器，也叫非挥发性存储器。RAM是挥发性存储器。

•  存储器的存储速度可以由三个指标来衡量：(1)存取时间：即从向存储器发出读操作命令到数据从存储器中读出所经历的时间；(2)存取周期：连续启动两次独立的访问存储器操作所需要的最小时间间隔，又称为访问周期、存取周期、读写周期等。(3)频带宽度：单位时间内能够访问到的数据个数，也叫做存储器的数据传输率。这3个参数中，存储周期是最重要的参数，它能够全面反映存储器的工作速度。

•  主存的速度总落后于CPU的需要，主存的容量总落后于软件的需要。为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。

•  随机读写存储器RAM(Random Access Memory)按存储元件在运行中能否长时间保存信息来分，有静态存储器(SRAM)和动态存储器(DRAM)两种。

•  二进制代码位是存储器中最小的存储单位，称为存储元，由若干个存储元组成一个存储单元，再由若干个存储单元组成一个存储器。

•  地址译码驱动系统有两种译码方案，：一维译码方案和二位译码方案。二位译码方案的字线分为行译码字线和列译码字线。

•  存储芯片的容量有限，为了满足实际存储器的容量要求，需要对存储器进行扩展，主要方法有：(1)字扩展法(2)位扩展法(3)字位扩展法

•  位扩展法只加大字长，对片选信号没有要求；字扩展法尽在字项扩充，位数不变，由片选信号来区分各片地址。字位扩展法是位扩展法和字扩展法的结合。

•  一个SRAM存储器由存储体、读写电路、地址译码电路和控制电路等组成。SRAM能长久保持信息，不需刷新，工作稳定可靠。但缺点是：功耗大，集成度低。

•  DRAM利用电容上的电荷来存储信息，由于漏电使电容上的电荷衰减，需要定期地重新进行存储，这个过程称为刷新。对整个DRAM必须在一定的时间间隔内完成一次全部单元内容的刷新，否则会出现信息错误。从整个DRAM上一次刷新结束到下一次刷新完为止的时间间隔叫刷新周期刷新方式有三种：集中式、分散式、异步式。

•  可编程ROM有PROM，EPROM，和E2PROM三种，PROM是一次性编程，EPROM叫做光擦除可编程只读存储器。E2PROM叫做电擦除可编程只读存储器

•  Flash存储器也叫闪速存储器，是高密度非易失性读写存储器。它具有巨大的比特数目的存储容量，在没有电源的情况下，数据也可以长期保存，既有RAM的优点又有ROM的优点。

•  cache是一种高速缓冲存储器，是为了解决CPU与主存之间速度不匹配而采用的一项重要技术，可以把它看作是主存的缓冲存储器，由高速的SRAM组成，为了追求高速，包括管理在内的全部功能均由硬件实现，对程序员透明。

•  cache的工作原理是基于程序访问的局部性原则。

•  块是Cache与主存之间数据交换的单位，主存与Cache中块的大小相同但数目不等。

•  与主存相比，Cache的容量很小，它保存的内容只是主存的一个子集，为了把主存中的内容放到Cache中，必须采用某种方法把主存地址定位到Cache中，这称作地址映射。

•  主存与cache的地址映射和地址变换有三种方式：(1)全相联映射及其地址变换(2)直接映射及地址变换(3)组相联映射及其地址变换。

测验

1.  Fast cache memory is designed such that the main memory appears faster to the processor than it actually is.      A

True.

False.

“cache被设计成相对于处理器来讲主存能表现的比它实际上更快一些”,听起来有些拗口，但就是这样的，cache的设计目的就是为了提高CPU对主存的访问速度。

2.  In a computer system, all the following units can store information：①Primary memory; ②general registers in CPU; ③cache ④magnetic tape ⑤disk. According to access speed, the order by fast to low is     ②③①⑤④      . Main memory includes    ①③   ; Secondary memory includes ④⑤

在一个计算机系统中，以下所有单元均可以存储信息①主存②CPU中的通用寄存器③cache④磁带⑤硬盘，根据访问速度，从快到慢的顺序是②③①⑤④主存包括：①③，二级存储包括④⑤

3.  Commonly the virtual memory is composed of( ), which is a two level storage structure.

A. memory-secondary storage

B. cache- secondary storage

C. cache-primary memory

D. general register-primary

通常虚拟存储由主辅存储构成，它是一个二级存储结构。牢记。

5.  A RAM is organized as 512×8bit, besides power supply and ground terminal, the minimal pins number of the chip is    19    .

“一个RAM被组织成一个512×8位的芯片，除去电源供应引脚和接地引脚外，至少还应该有    19     个引脚。”是这样数的：8位的芯片至少有8个引脚连接数据总线，而512(B)的容量要求地址总线至少为9根，以使得RAM容量达到512 = 29，除此之外，为了使得此RAM可以被扩展，它还应该有片选信号引脚。为了区分CPU对此RAM的操作是读还是写，此芯片还应该有读写控制信号引脚。所以总共的引脚数至少应该为：8+9+1+1=19(根)。

6.  A SRAM chip is organized as 64K×16bit，then its address length is    16    ，its word length is16.

一个SRAM被组织为一个64K×16位的芯片，那么它的地址长度是    16    ，它的字长是16。64K(216)的容量要求它有16根总线，所以它的地址长度为16。

7.  Dual-port memory can operate r/w in a fast way. That is because it adopts( C )

A. assembly line

B. new type device

C. two separate read/write circuit

D. high speed chip

双端口存储器可以更快的读写操作，这是因为它采用了(C)

A. 流水线

B. 新型硬件

C. 两套相互独立的读写电路

D. 高速芯片

8.  In virtual memory, (   D   ) is responsible for address mapping.

A. load program

B. complier

C. programmer

D. operating system

“虚拟存储器中，地址匹配是操作系统的责任。”牢记。

A fully associative cache has high hit ratio and low cost.    B

True.

False.

“采取全相连映射的cache有着高命中率和低造价。”错误，全相连的映射策略会有较高的命中率，但它的控制电路很复杂，所以造价不会低，也正是因为控制电路复杂的问题，全相连的映射策略只应用于容量较小的cache中。

10．A direct-mapped cache has high hit ratio and low cost.   B

“采取直接相连策略的cache有着高命中率和低造价。”因为内存的每个块只能映射到cache中比较固定的几个行中，因此控制逻辑电路简单，造价也低，但是这种相对死板的映射方式有着较低的命中率，因此说法错误

11． In multi-level hierarchical structure of a computer memory system,   regist   is the fastest,    disk   is the lowest.(答案错了)

(待定)12. Cache is a part of Memory, it can be accessed directly by instruction.

True.

False.

“cache是存储器的一部分，它可以被指令直接访问”

(待定)13．Multi-level hierarchical structure for a computer memory system is used to solve the speed bottleneck of memory.

True.

False.

“计算机存储系统应用多级分层结构是为了解决存储速度上的瓶颈”。错误。

14．A DRAM is organized as 512K×8bit, it has    19   address pins,    8   data pins.

“一个DRAM被组织成一个512K×8位的芯片，它应该有    19    根地址引脚，   8根数据引脚。”因为要保证8位的字长，芯片必须有8根数据总线的引脚。而要保证512K(219)的容量，应该有19根地址引脚。

(待定)15．Associative memory is accessed by address, and it is used for block table in cache.

B

True.

False.

“相连存储器是通过地址进行访问的，并且在cache中它被用于块表。”相连存储器是通过内容进行访问的。

16．The purpose of hierarchical structure in a computer memory system is: (  B  ).

A．to reduce the volume of the computer

B．to solve the contradictory between capacity, speed and price.

C．easy to operate

D．easy to store huge data

计算机存储系统中采用多级结构的目的是：(   B  )

A.减少计算机的容量

B.解决容量，速度和价格之间的矛盾。

C.易于操作

D.便于存储海量数据

B正确，因为内存和cache虽然速度快，但是容量小价格高，而磁盘闪存等容量大但是速度慢，所以为了兼顾速度和容量，计算机存储系统采取多级结构。