4选1选择器（第一天）

上节课半加器的总结

涉及的语法

module text(clk,A,B,C)模块名（输入输出端口名）
input/output(说明端口的输入输出特性)
描述电路的功能，并行语句

本节课4选1选择器

1. 新增加语法

reg
- reg和wire的概念
- reg（register）英译：寄存器；wire（电线）即：线型
- sd【reg】
- 理解reg[7:0] y
always
- 凡是在always里面赋值的变量都是寄存器类型的变量
- 顺序语句一定要写在always里面,即：任何顺序语句都要放在结构语句里面
- 解释一下always语句的含义：always语句本质上对实际电路并行运行的一种模拟
  always括号里面标记着各种输入信号的激励，每一次激励的发生都会触发一次请求事件
  然后执行一遍always里面的顺序语句。相当于网页页面中的添加事件发生器addEventListener
begin_end
- 相当于C语言的花括号
- 在里面编写顺序语句(if_else 、case_endcase)

case

case即逻辑判断语句块（本人理解）

        case({s1, s0})  //  匹配条件：符合相应条件后的执行语句2'b00: y <= a;  2'b01: y <= b;  2'b10: y <= c;2'b11: y <= d;default:y <= a;endcase```

附加解释verilog中任何变量四种逻辑状态

assign
- assign 连续赋值语句
- 用前面的case条件判断来类比此处的assign语句
- assign 目标变量名 = 驱动表达式
- 举个例子
并位操作和数字表达
- {s1, s0} = 2’b00
‘ = ’ (阻塞式赋值) ，‘ <= ’ (非阻塞式赋值)

2. 4选1选择器代码

module mux41a(a, b, c, d, s0, s1, y)input a, b, c, d, s0, s1;output y;reg y; //寄存器类型//在always里面编写顺序语句//以下是功能模块区always@(a, b, c, d, s0, s1)begincase({s1, s0})2'b00: y <= a;  //此处 <= 是一种赋值语句2'b01: y <= b;  //因为y在这里会被赋值所以之前就用 reg定义了y的寄存器类型2'b10: y <= c;2'b11: y <= d;default:y <= a; //默认值endcaseend
endmodule

3. 本节课练习作业

（1）用VerilogHDL的case语句描述：计举重裁判电路，有A、B、C三个裁判，A为主裁判，只有当主裁判同意，并有其它一个或一个裁判以上同意，才算通过.

参考答案如下：

  module test(a,b,c,y);input a,b,c;output y;reg y;always@(*)casex({a,b,c})3'b0??:y=0;3'b101,3'b110,3'b111:y=1;default:y=0;endcaseendmodule

（2）用VerilogHDL的if语句描述：
有一组合电路，四位输入 ,当相应的十进制数小于 5,大于等于10时,输出L=0;当相应的十进制数大于等于5小于10时,输出为L=1。

参考答案如下：

  module test(a, b, c, d, y)input a, b, c, d;output y;reg y;always@(a, b, c, d)begin if({a, b, c, d} < 5 | {a, b, c, d} > 10)y = 0;elsey = 1;endendmodule

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