Verilog四位全加器

一、实验目的
采用modelsim集成开发环境利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。
二、实验原理
计数器是一种用来实现计数功能的时序部件计数器在数字系统中主要是对脉冲的个数进行计数 以实现测量、计数和控制的功能 同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成计数单元则由一系列具有存储信息功能的各类触发器构成这些触发器有RS触发器、 T触发器、 D触发器及JK触发器等。计数器在数字系统中应用广泛如在电子计算机的控制器中对指令地址进行计数 以便顺序取出下一条指令在运算器中作乘法、除法运算时记下加法、减法次数又如在数字仪器中对脉冲的计数等等。
三、实验步骤
1、新建工程

2、新建一个VHDL项目文件。
打开QuartusII选择菜单“File” “New” 在New窗中的“ DesignFiles” 中选择编译文件的语言类型选“VHDL File” 如图所示 。图1. 1.6选择编辑文件的语言类型。

2然后在VHDL文本编译窗中键入VHDL程序。 VHDL语言的程序代码如下图所示

3键入程序后 点击保存选择默认保存名。

4 需要进行项目工程编译 QuartusII软件能自动对我们设计的电路进行编译和检查设计的
确性。方法如下 在【Processing 】菜单下 点击【Start Compilation】命令或直接点击常用工具栏上的按钮

开始编译我们的项目。编译成功后 点击确定按钮。点击Processing—>Start Compilation下图表示编译成功没有报错警告一般不用管。

5 按如下步骤调出四位全加器的原理图

四位全加器原理图加载中

四位全加器原理图一调出
四、调出四位全加器的波形图，这里调波形和我们之前所调的波形步骤是一致的

实验完结

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