基于verilog的数字万年历时钟设计
一 digital_clock设计需求
本设计采用FPGA,实现核心控制。利用独立按键当作输入,利用六位一体的共阳极数码管作为显示设备。具体要求如下:
1.数字钟要求显示时间、日期、闹钟时间。本设计采用verilog,芯片为50MHZ的EP4CE10F17C8N,实现核心控制。
2.显示时利用小数点将所显示内容分开。(例:19.12.55)
3.外部输入的按键有,切换按键,调整按键,加按键,减按键。具体功能如下:
数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作,三种状态均可用增减两个按键进行调整,对于选中的数码管调整位,通过闪烁表示已经选中,例如:首先切换至日期,选中表示“年”的数码管,那么选中的位进行0.5秒的闪烁表示选中,其次可通过增减按键进行数字的增减。另外在按键消抖后,每次按键按下,蜂鸣器响表示已经按下;设定的闹钟到时候,按下任何按键均停止蜂鸣器,若没有按键按下,蜂鸣器长响至1min时长后,自动停止。
二 顶层设计
三 架构图
由于涉及代码过多,各子模块繁琐,已经将程序上传至主页,包括设计文档,需要的请自行下载。
https://download.csdn.net/download/weiyunguan8611/11055682
另外我的fpga的全部资料和笔记在这里哦(欢迎浏览查看):https://blog.csdn.net/weiyunguan8611/article/details/100934712
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