一、功能

功能描述：

1）默认主干道绿灯；

2）检测到支路有车(X=1)，主路黄灯亮，再主路

红灯、支路红灯，再主路红灯、支路绿灯；

3）当支路没车(X=0)，绿灯黄灯红灯，主干道绿灯；

状态描述：

S0:主干道绿灯亮，支路红灯;检测到支路有车(X=1),进入S1;

S1:主干道黄灯亮，支路红灯,延时进入S2；

S2:主干道红灯亮，支路红灯,延时进入S3 ；

S3:主干道红灯亮，支路绿灯；没车进入S4;

S4:主干道红灯亮，支路黄灯；延时进入S0

二、verilog实现


// Design Name: traffic_light
// Module Name: traffic_light
// Description:  ↓ ↓ ↓
// Create Date: 2022/3/28/*state:
s0: main-green,     branch-red,     when x=1    s0->s1
s1: main-yellow,    branch-red,     delay       s1->s2
s2: main-red,       branch-red,     delay       s2->s3
s3: main-red,       branch-green,   when x=0    s3->s4
s4: main-red,       branch-yellow,  delay       s4->s1port:
input:  clk,rst_n,x
output: main, branch*/`timescale 1ns / 1psmodule traffic_light(input   clk,input   rst_n,input   x,output  reg [1:0] main,output  reg [1:0] branch
);parameter   green   = 2'd1,yellow  = 2'd2,red     = 2'd3;parameter   s0 = 3'd0,s1 = 3'd1,s2 = 3'd2,s3 = 3'd3,s4 = 3'd4;reg [3:0] state;
reg [3:0] next_state;//state transfer
always @(posedge clk or negedge rst_n) beginif(!rst_n)state <= s0;elsestate <= next_state;
end//transfer logic
always @(*)begincase(state)s0:                 next_state = x ? s1 : s0;s1:         #600    next_state = s2;s2:         #600    next_state = s3;s3:                 next_state = x ? s3 : s4;s4:         #600    next_state = s0;default:            next_state = state;endcase
end//output
always @(posedge clk or negedge rst_n)beginif(!rst_n)beginmain    <= green;branch  <= red;endelse begincase(state)s0:         begin       main <= green;        branch <= red;       ends1:         begin       main <= yellow;       branch <= red;       ends2:         begin       main <= red;          branch <= red;       ends3:         begin       main <= red;          branch <= green;     ends4:         begin       main <= red;          branch <= yellow;    enddefault:    begin       main <= green;        branch <= red;       endendcaseend
endendmodule

tb文件：

`timescale 1ns / 1psmodule tb_traffic_light();parameter period = 10; //100mhzreg     clk;
reg     rst_n;
reg     x;
wire    [1:0] main;
wire    [1:0] branch;always #(period/2) clk = ~clk;initial beginclk = 1'b0;rst_n = 1'b0;x = 0;#60rst_n = 1'b1;#1234x = 1;#1234x = 0;
endtraffic_light u_traffic_light(clk,rst_n,x,main,branch);endmodule

三、仿真&综合

仿真结果：

综合结果：

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